TTL逻辑门电路

2 2 TTL 逻辑门电路 在第一章中讨论过由二极管构成的与门和或门 由于实际的二极管并不是理想 的 正向导通时存在压降 硅管均为 0 7V 所以低电平信号经过一级与门后 其电平将升高 0 7V 高电平信号每经过一级或门其电平将下降 0 7V 也就是说 由二极管构成的与门和或门均不能用以构成实用的逻辑电路 为克服二极管门 电路的上述缺点 可采用具有反相放大特性的三极管来构成门电路 即 TTL 门 电路 在讨论 TTL 门电路之前 先简要回顾三极管反相器的基本特性 一 三极管反相器 1 三极管的开关特性 图 2 10 为基本的三极管电路及其输出特性 该输出特性可划分成三个区 截 止区 饱和区和放大区 图图 2 102 10 三极管反相器三极管反相器 截止区 发射结与集电结均反偏 此 时三极管的三个电极如同断开一样 其等效电路如图 2 11 a 所示 饱和区 发射结与集电结均正偏 此时 C E 间的电压称为极电极饱和压降 硅管的约为 0 1V 0 3V 几乎不随 的变化而变化 饱和条件可用 来描述 而 表示管子的包和深度 三极管饱和时的等效电路如图 2 11 b 所示 图图 2 112 11 三极管的开关特性三极管的开关特性 放大区 发射结正偏 集电结反偏 随 线性变化 放大区与饱 和区的交界处称为临界饱和 这时 和 分别被称为临界 饱和集电极电流和基极电流 在数字电路中 许多三极管都处于开关状态 即工作在截止区或饱和区或在两 区之间转换 提高这种转换速度就可提高电路的开关工作速度 2 三极管反相器的工作原理 图 2 10 也是一种典型的反相器电路 其工作原理如下 输入 为低电平 此时输入电平足够小 使得 V 晶体管处于截止状态 如曲线上 D 点所示 电路输出高电平 输入 为高电平 此时输入电平足够大 使 晶体管处于饱和 状态 如曲线上 A 点所示 电路输出低电平 3 三极管的开关时间 由晶体管电路有关知识可知 当输入信号 由高电平变为低电平或由低电平变 为高电平时 晶体管不可能立即实现截止与饱和之间的转换 因此 的变化 总滞后于 的变化 从而 的变化也必然滞后于 也就滞后于 下图 所示波形即反映了这种情况 图中 图图 2 122 12 三极管反相器的波形三极管反相器的波形 从 正向跳变开始到 上升至其最大值 90 时所需的时间 即晶体管由截止状 态到饱和状态的过渡时间 称为接通时间 从 负向跳变开始到 下降至 其最大值 10 时所需的时间 即晶体管由饱和状态到截止状态的过渡时间 称 为关闭时间 与 的大小关系到三极管电路的工作速度 4 三极管反相器的负载能力 由于数字电路中的信号电平只有高 低两种状态 故分两种情况来讨论 当 为高电平时 为低电平 负载电流 流入三极管 称为灌电流负载 当 为低电平时 为高电平 负载电流 经 流出 称为拉电流负载 灌电流负载 此时电流方向如图 2 10 中 所示 晶体管集电极电流 由于管子处于饱和状态 故 随 增加 而增大时 由于 保持不变 所以管子工作点由A点向 点移动 也相应地增大 当工作点到达 点时 若此时再增加 管子将由临 界饱和状态进入放大状态 将迅速上升而偏离低电平 从而破坏了电路的正 常工作 因此 管子处于临界饱和点时的 即为反相器所允许的最大负载灌电 流 且有 由以上分析可知 要提高反相器灌电流的负载能力 关键在于加大管子的饱和 深度 并增大 拉电流负载 此时电流方向如图 2 10 中 所示 由于此时管子处于截止 状态 所以 即 增加 就要下降 设 高平下限为 则最大负载拉电流 为 显然 要增大 必须减小 这与增加灌电流负载能力正好是矛盾的 为提高反相器的负载能力 已提出了许多电路结构 图 2 13 所示的推拉式的结 构即为其中的一种 该电路由晶体管 及电阻 组成 其倒相作用 和 构 图图 2 132 13 推拉式反相器电路推拉式反相器电路 成复合管 作为 的有源负载 和 的基极电压的极性正好相反 当 为 高电平时 为低电平 因此 截止 饱和 从而最大负载灌电流为 显然 这要比图 2 10 所示反相器的灌电流大 当 为低电平 为高电平时 截止 饱和 工作在放大状态 由于它是射极输出 输出阻抗很低 因此其拉电流负载能力也将提高 二 典型 TTL 与非门的工作原理 1 TTL 与非门 图 2 14 为 TTL 与非门的典型电路 该电路可分为输入级 中间级和输入级三个 部分 图图 2 142 14 典型典型 TTLTTL 与非门与非门 由于输入级和输出级均由晶体管组成 故称为晶体管 晶体管逻辑电路 简 称 TTL 电路 又因为在晶体管中参与导电的有两种极性的载流子 故这种电路 属于双极性电路 图图 2 2 1515 多射极晶体管的结构及等效电路多射极晶体管的结构及等效电路 输入级 TTL 与非门的输入级由多射极晶体管 和基级电阻 组成 多 射极晶体管的结构如图及其粗略的等效电路如图 2 15 由图可见 它实现了输 入变量 的与运算 所以输入级相当于一个与门 中间级 中间极由 和 组成 它是一个电压分相器 在 的发 射极与集电极上分别得到两个相反的电压 以满足输出级的需要 输出级 输出极采用推拉式结构反相器 因其具有较强的负载能力 2 工作原理 当输入端全为高电平时 的各个 BE 结都不导通 而 BE 结相当于一个正向导 通的二极管 给 提供基极电流 使 导通 进而 导通 和 截止 输出低电平 各极电位如下表所示 当输入端有一个为低电平 0 3V 时 中相应的 BE 结导通 的基极电位 为 V 0 7V 1V 它不能使 的 BC 结和 的 BE 结正向导通 因此 和 截止 和 导通 输出高电平 各极电位如下表所示 根据表 1 和表 2 可列出该电路输入 输出电平关系 如表 3 a 所示 其相应 的真值表如 3 b 所示 该电路在逻辑上实现了三变量与非运算 因此它是一个三输入与非门 三 TTL 与非门的外特性及主要电器参数 了解门电路的外特性 进而理解电路的主要电气参数是正确使用数字集成电路 的基础 现仍以 TTL 与非门为例来讨论门电路的各种外特性以及有关的电气参 数 1 电压传输特性 电压传输特性描述了输出电压与输入电压的函数关系 即 对于图 2 14 所示的典型与非门 其电压传输性及测试方法如图 2 16 所示 其 中 是加在多射极晶体管 某个发射极的输入电压 是输入电压 图图 2 162 16 TTLTTL 与非门的电压传输特性与非门的电压传输特性 电压传输特性分为以下几部分 段 截止区 当 0 6V 时 截止 输出高电平 段 线性区 当 0 6V 1 3V 时 此时 导 通 随 升高而下降 经过 两级射随器使 下降 仍截止 段 转折区 当 1 3V 时 随着输入电压略微升高 输出电压急剧 下降 这是由于此时 开始导通 尚未饱和 和 均处于放 大状态 故 稍有提高 均可使 很快下降 所以 的斜率比 段要大的 多 通常把电压传输特性曲线上转折区中点所对应的输入电压称为门槛电压 或阈值电压 以 表示 对于典型的 TTL 与非门 1 3 1 4V 可以 粗略地认为 当 时 与非门将截止 输出高电平 de段 转折区 当 1 4V 时 2 1V 此时 和 饱和 截 止 输出低电平 3V 且输出电平基本不随 的增大而变化 由电压传输特性可得与非门的几个重要参数 输出的高电平 输出低电平 关门电平 开门电平 下限抗干扰电压容限 上限抗干电压 扰容限 等 和 电压传输特性曲线截止区所对应的输出电压为 饱和区所 对应的输出电压为 和 和 是两个很重要的参数 首先引入额定高电平和额定低 电平的概念 由于各器件的 和 总存在差异 离散性 通常要规定一 个额定值 TTL 与非门的额定高电平为 3V 额定低电平为 0 35V 任何一个实 际的与非门只要 3V 0 35V 它的这两个参数就是合格的 开门电平 是指输出电平达到额定低电平 0 35V 时 所允许的输入高电平 的最小值 通常认为 只有当 时 输出才是低电平 时 输 出将不是低电平 在特性曲线上 是输出电压为 0 35V 时所对应的输入电 压 的典型值为 1 4V 一般要求小于 1 8V 关门电平 是在保证输出电压为额定高电平的 90 即 2 7V 时 所允许的 输入低电平的最大值 通常认为 只有 输出才是高电平 否则将不 是高电平 的典型值为 1 0V 一般要求大于 0 8V 抗干扰能力 和 一般用噪声容限的数值来表明电路的抗干扰能力 在输入为低电平时 输出应为高电平 如果这时输入端引入了一个正向干扰 当它叠加到输入低电平上 使总和超过 时 就不能保证输出为高电平 输 入为低电平时 在保证输出仍为高电平的条件下 所允许的最大正向干扰幅度 即为该电路的底电平噪声容限 下限抗干扰电压容限 以 表示 显然有 其中 为输入低电平的上限 同理 当输入为高电平的下限值 时 在保证输出为低电平的前提下 输入 端所允许的最大负向干扰幅度即为该电路的高电平噪声容限 上限抗干扰电压 容限 以 表示 从而 2 输入特性 TTL 与非门的输入特性是指输入电流 与输入电压 间的函数关系 假定电流 由信号源流入 的发射极时方向为正 反之为负 典型 TTL 与非门的输入特性及测试方法分别如下图所示 图图 2 172 17 TTLTTL 与非门的输入特性与非门的输入特性 由输入特性可得参数 输入短路电流 当 时 对应特性曲线上的 点 该电流称为输入短路电流 记作 若该门的输入端由前级 TTL 驱动 这个 电流将是前级门的灌电流负载之一 它将流入前级门的 管 反向漏电流 当 时 流入 管 且 该电流称 为反向漏电流 记作 它是输入端为高电平时从该输入端流入 的电流 由前级门的输出级供给 必须注意的是 当 时 管的 CE 结将会被击穿 使 猛增 另外 当 1V 时 的 BE 结也可能被烧坏 这两种情况下 都会使与非门损坏 因此在使用时 尤其在混合使用电源电压不同的集成电路时 应采取相应措施 将输入电平钳制在安全工作区域内 3 输入负载特性 称为输入负载特性 其中 是外接于与非门输入端 即 发射极 的电阻 是由 基极电流流过 时产生的压降 它不是外加电压 TTL 与 非门输入负载特性及测试方法如图 2 18 所示 图图 2 182 18 TTLTTL 与非门输入负载特性与非门输入负载特性 由 2 18 左图可以看出 当 增加时 也增高 当 时 此时与非门输入电平为关门电平 将此时的 记作 关 门电阻 由此 可以粗略地认为 当 时 输入电平为低电平 与非 门截止 输出高电平 当 时 将因输入电平高于 而使输出电 平降低 愈大 输出电平将愈低 直至 因此 当因此 当 TTLTTL 电路的输入端开电路的输入端开 路时 认为该输入端接逻辑高电平路时 认为该输入端接逻辑高电平 通常 TTL 电路的多余输入端一般不宜开 路 以免引入干扰信号 对多余输入端有三种处理方法 与信号端并接使用 对于要求保持高电平的多余端经一个 的电阻接电源正极 对于要求保 持低电平的多余端接地 图图 2 192 19 TTLTTL 与非门的输出特性与非门的输出特性 4 输出特性 TTL 与非门的输出特性反映了输出电压 与输入电流 的关系 如图 2 19 图 2 19 中的电流方向是拉电流为正 灌电流为负 由典型的 TTL 与非门可 知 在输出 为低电平时 随着灌入 的负载电流的增大 的饱和程度将 减轻 从而 将略有增大 如图 2 19 中的CA段所示 此时的输出等效电路如 图 2 20 a 所示 输出阻抗 当灌入电流达到 约为 40mA 后 可能脱离饱和进入放大状态 将增大很多 此时 理应为逻 辑 0 的低电平可能会被抬高到同代表逻辑 1 的高电平差不多大小 从而引起逻 辑上的失效 所以不允许与非门工作在 AB 段 a b 图 2 10 TTL 与非门的等效输出电路 当与非门截止时 输出为高电平 此时负载电流为拉式电流 输出阻抗 等效电路如图 2 20 b 所示 显然拉电流增大时 将压下降 当 时输出电平为 通常不允许 5 扇出系数 输入特性和输出特性反映了驱动门与负载门之间的相互影响 当门电路级联使 用时 必须注意这个问题 通常用扇出系数 来描述门电路驱动同类电路的 个数 由于 故通常有 即把与非门输出低电平时的管电流负 载能力当作与非门的扇出系数 6 空载功耗 当输出端空载 与非门输出低电平时 电路的功耗称为空载导通功耗 其 测试电路如图 2 21 a 所示 为空载导通时的电源电流 当输出端空载 与非门输出高电平时 电路的功耗称为空载截止功耗 其 测试电路如图 2 21 b 所示 为空载截止时的电源电流 图 2 21 TTL 与非门空载功耗的测试方法 由于 比 大 因此一般用 表示门电路的功耗 7 平均传输延迟时间 在实际逻辑电路中 一级门的输出往往就是下级门的输入 由于晶体管的接通 时间 和关闭时间 均不为 0 也就是说它们的导通 截止过程都需要一定 的时间 所以当 TTL 与非门的输入信号发生变化时 它的输出不能立即变化 而存在一定的延迟时间 如图 2 22 所示 图中 输出波形下降沿的 50 处 点 与输入波形上沿的 50 处 A 电 的时间间隔称为导通延迟时间 输 出波形上升沿的 50 处 点 与输入波形下沿的 50 处 B 点 的时间间隔 称为截止延迟时间 与 的平均值称为平均传输延迟时间 简 称传输延迟 即 它是衡量门电路开关速度的一个重要指 标 典型 TTL 与非门的 约为 10ns 图 2 22 TTL 与非门平均传输延迟时间 四 高速 TTL 门电路 要提高 TTL 门电路的工作速度 必须对电路加以改进 显然 影响门电路开关 速度的一个重要因素是晶体管饱和与截止相互转换的时间 为减小这一时间 可采取以下措施 减轻晶体管的饱和深度 甚至使输出级晶体管不饱和 设法使晶体管基区的存储电荷尽快消散 图 2 23 STTL 与非门 由此出发 人们设计了抗饱和 TTL 与非门 如 2 23 左图所示 它与典型 TTL 与 非门相比有两点改进 第一 用带肖特基势垒二极管 SBD 的三极管来代替典 型 TTL 与非门中所有可能在饱和状态下工作的晶体管 和 第二 增加了一个由晶体管 电阻 和 构成的有源泄放电路来代替典型 TTL 与 非门中 的发射极电阻 它们的作用分述如下 1 SBD 三极管的作用 SBD 三极管的等效电路如 2 23 右图所示 它是由 SBD 跨接在三极管基极和集电 极之间所得到的一种三极管 SBD 正向压降比一般硅二极管小 仅有 0 3 0 4V 当三极管截止 放大或刚进入饱和时 SBD 均反偏截止 输入电流 全部流入基极形成 SBD 的接入不会影响三级管的开启时间 随着三极管饱 和 集电结变为正偏 当 0 3V 时 SBD 导通 由于三极管仅在浅饱和状 态下工作 从而减少了电荷存储的时间 2 有源泄放电路的作用 加速 管由截止到导通的过程 在 STTL 电路中 当输入电压由低电平变 为高电 平时 由截止转为导通 由于 的存在 使 故 将先 于 导通 此时 由于 尚未导通 故 射极电流的绝大部分都注入 的基 极 由此说明 有源负载的引入加速了 的到通过程 加速 管由导通导截止的转换过程 在 STTL 电路中 当输入电压由高电 平变为 低电平时 截止 和 也将随之截止 但由于 的基极和集电极分别通 过 和 接至 基极 故在 基区存储电荷消耗完毕之前 发射结仍为 正偏 因而 仍处于导通状态 又因 的基极无泄放电阻 所以 必定比 晚一些截止 于是 基区中的存储电荷可通过导通的 进行泄放 而在典 型的 TTL 与非门中 基区中的存储电荷只能通过 泄放 显然 STTL 的 基区电荷的泄放要比典型 TTL 电路快得多 从而加速了 的截止过程 在 STTL 门电路的基础上 又相继研制出低功耗肖特基箝位 TTL 简称 LSTTL 电路和性能更为优良的先进的肖特基箝位 TTL 简称 ASTTL ALSTTL 电路 有兴趣可查阅有关的器件手册 TTL 集成门电路除与非门外 还有与门 非门 或门 或非门 与或非门 异 或门等 此外 还有为提高驱动能力而设计的驱动器 也称功率门 以及主 要起隔离作用的缓冲门等电路 都不再一一讨论 下面仅对 TTL 集电极开路门 和三态门作一简要介绍 五 其他 TTL 门电路 1 集电极开路 TTL 门 OC 门 TTL 与非门输出端并联后出现的问题 在实际应用与非门时 某些场合希望能将多个门的输出端连在同一根导线上 在数字系统中 称公共导线为总线 BUS 为传输各门信息的公共通道 但是 对于推拉输出的 TTL 与非门 当各个门的输出不是相同的逻辑状态时不能这样 使用 有两个推拉输出的 TTL 与非门 若在一个门输出为高电平 即该门关门 另一个门输出为低电平 即该门开门 时 图图 2 242 24 两个两个 TTLTTL 与非门输出端直接相连的错误接法与非门输出端直接相连的错误接法 将两个门的输出端并联成图 2 24 所示电路 由于在具有推拉式输出级的电路 中 无论输出是高电平还是低电平 输出电阻都很小 输出端并接后将有很大 的电流i同时流过两个门的输出级 该电流远远超过了与非门的正常工作电流 足以使 V3 V4 过载而损坏 更为严重的是并联后的输出电压既非逻辑 1 亦非逻 辑 0 这种不确定状态是不允许出现的 因此 推拉输出的 TTL 与非门输出端 是不允许并联使用的 集电极开路的与非门结构和符号 避开低阻通路 把输出级改为集电极开路的结构就可以解决推拉输出的 TTL 与 非门的输出不允许接至同一总线上的问题 如图 2 25 a 所示 这种门称为 集电极开路的与非门 OC 门 它与推拉输出的与非门的区别是用外接电阻 RC 代替 R4 V3 VD3 电源 VC与 VCC可以不是同一个 这种门电路在工作时需要外 接负载电阻和电源 只要电阻的阻值和电源电压的数值选择得当 就能够做到 既保证输出的高 低电平符合要求 输出端三极管的负载电流又不过大 图图 2 2 2525 TTLTTL 开路门开路门 a a 电路结构 电路结构 b b 符号 符号 当几个 OC 门的输出端相连时 一般可共用一个电阻 RC和电源 VC 如图 2 26 a b 分别给出它们的符号和电路结构 图图 2 262 26 OCOC 门的线与连接门的线与连接 图图 2 272 27 OCOC 门上拉电阻的计算门上拉电阻的计算 图 2 26 中 Y1输出高电平 Y2输出低电平时 负载电流同样会通过 RC流向 Y2 的输出管 V4 但可以把外接电阻 RC选得足够大 使得电流很小 确保 Y1的输出 管能可靠饱和 输出 Y 为低电平 当然 RC也不能过大 否则会降低 OC 门的输 出高电平 图 2 27 中 当相连的 OC 门中至少有一个输出为低电平时 总输出 为低电平 当两个 OC 门的输出都为高电平时 则总输出为高电平 可见它能实 现输出端相 与 的功能 输出 这种靠线的连接形成与功能的方式称为 线与 同理 也可以制成集电极开 路或门 集电极开路非门等等 只要是集电极开路 都允许接成线与形式 但 使用时一定要注意外接电阻 图 2 25 b 是 OC 门的逻辑符号 是在普通门符号输出端的框内加上 表示开路输出 下划线表示输出晶体管导通时呈现低电平的逻辑 0 截止时 则为高阻状态 欲使其呈现高电平的逻辑 1 则要接上拉电阻 外接电阻 RC 即为 上拉电阻 另外 如果在 上加的是上划线则表示输出晶体管导通时呈现高电 平的逻辑 1 截止时则为高阻状态 欲使其呈现低电平的逻辑 0 则要接下拉电 阻 发射极开路输出即为此种情况 如果 中间有一横线 并且有下划线 或 上划线 则表示输出端内部具有上拉电阻 或下拉电阻 称为无源上拉 或无源下拉 外接电阻 RC阻值的选取方法 OC 门外接电阻 RC的大小取决于并联在一起的输出端数 所接电阻数以及逻辑状 态 在图 2 27 电路中 假定将 n 个 OC 门输出端并联使用 负载是 m 个 TTL 与 非门 每个门各有 n 个输入端 当所有 OC 门截止时 输出为高电平 为保证高 电平不低于规定的 VOH值 显然 RC不能选得过大 据此便可列出计算 RC最大值 为 式中 VC是外接电源电压 IOH是每个 OC 门输出三极管截止时的漏电流 IIH是 负载每个输入端的高电平输入电流 同理 当 OC 门导通时 输出为低电平 这时外接电阻 RC中的电流和每个负载 门输入端的低电平电流 IIL将流入导通的 OC 门 考虑最不利的情况 即仅有一 个 OC 门导通时 全部电流都流入这个导通的 OC 门 因此 外接电阻 RC的值又 不能选得太小 以确保流入唯一的一个导通 OC 门得电流不超过最大允许电流 IOL max 输出低电平不高于规定的 VOL值 于是 外接电阻 RC的最小值为 综上分析 最后选定的外接电阻 RC值应介于 RC max 和 RC min 之间 即 集电极开路门的外接电源 VC的值可以在不超过 V4的击穿电压范围内自由选择 因此 这种结构适合于制作驱动高电压 大电流的门电路 这种门电路称为驱 动器 OC 门除了具有线与的功能外 还常用于一些专门场合 如数据传输总线 电平 转换及对电感性元件的驱动等 下图给出用其实现电平转换的例子 图图 2 282 28 用用 OCOC 门实现电平转换门实现电平转换 2 三态输出 TTL 门 OC 门虽能实现多个门的输出并联使用 但由于在电源与门的输出之间串入了较 大的电阻 因此 OC 门的负载能力及工作速度都有所降低 用高阻抗状态实现多个 TTL 门输出端并接 TTL 与非门电路的 V3和 V4构成推拉式输出级 当输入数字信号 与非门处于正 常工作状态时 V3和 V4同时处于截止状态 这就意味着两个开关同时断开 既 不与电源 VCC相连 也不与地相连 这时的 TTL 门具有高阻抗状态 显然允许这 样的门电路输出并接 这是从寻求新状态来解决门的并联使用问题 它较之 OC 门更简单 工作速度高 负载能力强 在数字系统和计算机中都采用了这种方 法 TTL 三态门的实现 要使 V3 与 V4同时处于截止 即要求 V3 与 V4的基极同时加低电平 也就是与 非门的输入端若有一个为低电平