实验一门电路

实验一实验一 门电路门电路 一 实验目的 1 掌握常见 TTL 集成门电路逻辑功能 2 掌握各种门电路的逻辑符号 3 了解集成电路的外引线排列及其使用方法 二 实验原理 集成逻辑门电路是最简单 最基本的数字集成元件 任何复杂的组合电路和时序电 路都可用逻辑门通过适当的组合连接而成 目前已有门类齐全的集成门电路 例如 与门 或门 非门 与非门 等 虽然 中 大规模集成电路相继问世 但组成某一系统 时 仍少不了各种门电路 因此 掌握逻辑门的工作原理 熟练 灵活地使用逻辑门是数 字技术工作者所必备的基本功之一 TTL 门电路 TTL 集成电路由于工作速度高 输出幅度较大 种类多 不易损坏而使用较广 特 别对学生实验论证 选用 TTL 电路比较合适 因此 本书大多采用 74LS 或 74 系列 TTL 集成电路 它的工作电源电压为 5V 正负 0 5V 逻辑高电平 1 时 2 4V 低电平 0 时 0 4V 图 3 2 1 为 2 输入 与门 2 输入 或门 2 输入 4 输入 与非门 和反相器的逻 辑符号图 它们的型号分别是 74LS08 2 输入端四 与门 74LS32 2 输入端四 或门 74LS00 2 输入端四 与非门 74LS20 4 输入二 与非门 和 74LS04 六反相器 反相器 即 非门 各自的逻辑表达式分别是 与门 Q A B 或门其 Q A B 与非门 Q Q 反相器 Q ABABCD A 图 3 2 1 TTL 集成门电路外引脚分别对应逻辑符号图中的输入 输出端 电源和地一般为集成块的 两端 如 14 脚集成电路 则 7 脚为电源地 GND 14 脚为电源正 Vcc 其余引脚为输 入和输出 如图 3 2 2 所示 外引脚的识别方法是 将集成块正面对准使用者 以凹口左边或小标志点 为 起始脚 1 逆时针方向向前数 1 2 3 n 脚 使用时 查 IC 手册即可知各管脚功能 图 3 2 2 集成电路管脚排列 图 3 2 3 TTL 门电路实验接线图 三 实验设备与器件 1 数字电子技术实验台 2 集成电路 74LS00 74LS02 74LS04 74LS08 74LS20 74LS32 四 实验内容 1 TTL 门电路逻辑功能验证 1 按图 3 2 1 在实验系统 箱 上找到相应的门电路 并把输入端接实验箱的逻 辑开关 输出端接发光二级管 如图 3 2 3 a 所示 TTL 与门电路逻辑功能 验证接线图 若实验系统上无门电路集成元件 可把相应型号的集成电路插入 实验箱集成块空插座上 再接上电源正 负极 输入端接逻辑开关 输出端接 LED 发光二级管 即可进行验证实验 如图 3 2 3 b 所示 2 按状态表 3 2 1 中 与门 一栏输入 A B 0 1 信号 观察输出结果 看 LED 备用发光二级管 如灯亮为 1 灯灭为 0 填入表 3 2 1 中 表 3 2 1 门电路逻辑功能表 输 出 输 入与 门 或门与非门 反相 器 D K4 C K3 B K2 A K1 Q AB Q A BQ ABQ ABCD Q A 0000 0101 1010 1111 3 用门电路完成下列逻辑变换 并画出逻辑线路图 1 Q AB CD 2 Q B C A D 3 Q AB CD EF 五 实验报告 1 画出实验用门电路的逻辑符号 并写出其逻辑表达式 2 整理实验表格 3 画出门电路逻辑变换的线路图 六 预习要求 1 复习门电路的逻辑功能及逻辑函数表达式 2 查找集成电路手册 画好进行实验用各芯片管脚图 实验接线图 3 画好实验用表格 实验二实验二 组合逻辑电路设计组合逻辑电路设计 适用于计算机类 电子类工科专业 一 实验目的 1 学会用集成门芯片设计电路 2 用实验来验证所设计的电路的逻辑功能 3 了解消除冒险现象的方法 二 实验任务 用集成门电路来实现下列三个任务之一的逻辑功能 1 设计一个数字锁 该网络示意图如图一所示 其中 A B C D 是四 个代码输入端 E 为开锁控制输入端 每把锁都有规定的四位数字代码 如 1011 等 可由实验者自已定义 如果输入代码符合该锁的代码 开锁 控制 输入端 E 1 时 锁才能被打开 F1 1 如果不符合开锁代码 则开锁的时 候 电路将发出报警信号 F2 1 要求使用最少的门电路来实现 实验时 锁被打开或报警可分别用两个发光二极管辉光示意 图 3 4 1 ABCD E 控制输入 代码输入 F1F2 锁开信号输出报警信号输出 控制电路 2 按表 3 4 1 的要求设计一个逻辑电路 表 3 4 1 真值表 ABCDFABCDF 0000010000 0001010010 0010110101 0011110110 0100011001 0101011011 0110011101 0111111111 a 设计要求 输入信号仅提供原变量 要求用最少数量的 2 输入端与非门画出 逻辑图 b 搭接电路 进行静态测试 验证逻辑功能 3 人类有四种血型 A B AB 和 O 型 输血者与受血者的血型必须符 合下述原则 a O 型血可以输给任意血型的人 但 O 血型的人只能接受 O 型血 b AB 型血只能输给 AB 血型的人 但 AB 血型的人能接受所有所有血型的人 c A 型血能输给 A 血型与 AB 血型的人 而 A 血型的人能接受 A 型血与 O 型 血 d B 型血能输给 B 血型与 AB 血型的人 而 B 血型的人能够接受 B 型与 O 型 血 图 3 4 2 如图 3 4 2 试用与非门设计一个检验输血者与受血者血型是否符合上诉规定的 逻辑电路 如果输血者与受血型的血型符合规定电路输出 1 三 实验设备与器件 1 数字电子技术实验台 2 万用表 A A BB AB AB O O 四 预习要求 1 复习组合电路的设计方法 2 根据任务要求设计逻辑电路 拟定实验步骤 提出器材清单 3 复习组合电路冒险现象的产生原因及消除方法 4 分析为实验任务 2 设计的 电路 可能存在哪些冒险现象 拟定使用校正项消除 逻辑冒险的措施 五 实验报告要求 1 写出设计过程 画出电路逻辑 记录实验验证的结果 2 写出实验观察冒险现象的方法 步骤 记录冒险现象的波形 叙述所采用的消除 冒险的方法 记录实验结果 并加以总结 3 任务 2 中如果允许使用多输入端与非门 试设计逻辑图 并分析该电路是否存在 逻辑冒险 4 为什么说有的冒险现象不会影响电路正常工作 试举例说明 实验三实验三 数据选择器数据选择器 一 实验目的 1 熟悉中规模集成数据选择器的逻辑功能及测试方法 2 学习用集成数据选择器进行逻辑设计 二 实验原理 数据选择器是常用的组合逻辑部件之一 它由组合逻辑电路对数字信号进行控制来 完成较复杂的逻辑功能 它有若干个数据输入端 D0 D1 若干个控制输入端 A0 A1 和一个输出端 Y0 在控制输入端加上适当的信号 即可从多个输入数据源中将 所需的数据信号选择出来 送到输出端 使用时也可以在控制输入端上加上一组二进制编 码程序的信号 使电路按要求输出一串信号 所以它也是一种可编程序的逻辑部件 中规模集成芯片 74LS153 为双四选一数据选择器 引脚排列如图 3 6 1 所示 其中 D0 D1 D2 D3为四个数据输入端 Y 为输出端 A1 A2为控制输入端 或称地址端 同时 控制两个四选一数据选择器的工作 为工作状态选择端 或称使能端 74LS153 的逻辑G 功能如表 3 6 1 所示 当时电路不工作 此时无论 A1 A0处于什么状态 输1 2 1 GG 出 Y 总为零 即禁止所有数据输出 当时 电路正常工作 被选择的数据0 2 1 GG 送到输出端 如 A1A0 01 则选中数据 D1输出 图 3 6 1 图 3 6 2 表 3 6 1 输 入输 出 GA1A0Y 1 0 0 0 0 0 0 1 1 0 1 0 1 0 D0 D1 D2 D3 当 0 时 74LS153 的逻辑表达式为G 中规模集成芯片 74LS151 为八选一数据选择器 引脚排列如图 3 6 2 所示 其中 D0 D7为数据输入端 为输出端 A2 A1 A0为地址端 74LS151 的逻辑功能如表 3 6 YY 2 所示 逻辑表达式为 数据选择器是一种通用性很强的中规模集成电路 除了能传递数据外 还可用它设 计成数码比较器 变并行码为串行及组成函数发生器 本实验内容为用数据选择器设计函 数发生器 用数据选择器可以产生任意组合的逻辑函数 因而用数据选择器构成函数发生器方 法简便 线路简单 对于任何给定的三输入变量逻辑函数均可用四选一数据选择器来实现 同时对于四输入变量逻辑函数可以用八选一数据选择器来实现 应当指出 数据选择器实 现逻辑函数时 要求逻辑函数式变换成最小项表达式 因此 对函数化简是没有意义的 表 3 6 2 输 入输 出 GA2 A1 A0YY 1 01 00 0 0D0D0 DAADAADAADAA Y 310201101001 DAADAAADAAA DAAADAAADAAADAAADAAA Y 70260125012 40123012201210120012 00 0 1D1D1 00 1 0D2D2 00 1 1D3D3 01 0 0D4D4 01 0 1D5D5 01 1 0D6D6 01 1 1D7D7 例 用八选一数据选择器实现逻辑函数 CABCABF 写出 F 的最小项表达式 ABCABCCABBCACABCABF 先将函数 F 的输入变量 A B C 加到八选一的地址端 A2 A1 A0 再将上述最小 项表达式与八选一逻辑表达式进行比较 或用两者卡诺图进行比较 不难得出 D0 D1 D2 D4 0 D3 D5 D8 D7 1 图 3 6 3 为八选一数据选择器实现 F AB BC CA 的逻辑图 如果用四选一数据选择器实现上述逻辑函数 由于选择器只有两个地址端 A1 A0 而函数 F 有三个输入变量 此时可把变量 A B C 分成两组 任选其中两个变量 如 A B 作为一组加到选择器的地址端 余下的一个变量 如 C 作为另一组加到选择器的数据 输入端 并按逻辑函数式的要求求出加到每个数据输入端 D0 D7的 C 的值 选择器输出 Y 便可实现逻辑函数 F 当函数 F 的输入变量小于数据选择器的地址端时 应将不同的地址端及不用的数据 输入端都接地处理 三 实验设备与器件 1 EEL 08 组件 2 双四选一数据选择器 74LS153 1 或 CC4512 1 八选一数据选择器 74LS151 1 或 CC4539 1 图 3 6 3 图 3 6 4 四 实验内容 1 测试 74LS153 双四选一数据选择器的逻辑功能 地址端 数据输入端 使能端接逻辑开关 输出端接 0 1 指示器 按表 3 6 1 逐项进行功能验证 2 用 74LS153 实现下述函数 1 构成全加器 全加器和数 Sn及向高位进位数 Cn的逻辑方程为 1n1n1n1nn 1n1n1n1nn ABCCABCBABCAC ABCCBACBACBAS 图 3 6 4 为用 74LS153 实现全加器的接线图 按图连接实验电路 测试全加器的逻辑 功能 记录之 2 构成三人表决电路 按自己设计用四选一构成三人表决电路接线 测试逻辑功能记录之 3 构成函数CABCAF 3 测试 74LS153 八选一数据选择器的逻辑功能 按表 3 6 2 逐项进行功能验证 4 用 74LS153 实现下述函数 1 三人表决电路 按图 3 6 3 接线并测试逻辑功能 2 BABAF 按自己设计电路进行实验 五 实验报告 1 总结 74LS153 和 74LS151 的逻辑功能 2 总结用数据选择器构成全加器的优点 并与实验四进行比较 3 论证自己设计各逻辑电路的正确性及优缺点 六 预习要求 1 复习数据选择器有关内容 2 设计用四选一数据选择器实现三人表决电路 画出接线图 列出测试表格 3 设计用八选一数据选择器实现三人表决电路 画出接线图 列出测试表格 4 设计用四选一实现画接线图 列测试表格 CABCAF 5 设计用八选一实现画接线图 列测试表格 BABAF 6 怎样用四选一数据选择器构成十六选一电路 实验四实验四 触发器触发器 一 实验目的 1 掌握基本 RS 触发器 JK 触发器 D 触发器和 T 触发器的逻辑功能 2 熟悉各类触发器之间逻辑功能的相互转换方法 二 实验原理 触发器是具有记忆功能的二进制信息存贮器件 是时序逻辑电路的基本单元之一 触发器按逻辑功能可分 RS JK D T 触发器 按电路触发方式可分为主从型触发器和边 沿型触发器两大类 图 3 8 1 所示电路由两个 与非 门交叉耦合而成的基本 RS 触发器 它是无时钟控 制低电平直接触发的触发器 有直接置位 复位的功能 是组成各种功能触发器的最基本 单元 基本 RS 触发器也可以用两个 或非 门组成 它是高电平直接触发的触发器 图 3 8 1 图 3 8 2 JK 触发器是一种逻辑功能完善 通用性强的集成触发器 在结构上可分为主从型 JK 触发器和边沿型 JK 触发器 在产品中应用较多的是下降边沿触发的边沿型 JK 触发器 JK 触发器的逻辑符号如图 3 8 2 所示 它有三种不同功能的输入端 第一种是直接置位 复 位输入端 用 和 表示 在 0 1 或 0 1 时 触发器将不受其它输入端状SRRS QQQ nnn KJ 1 态影响 使触发器强迫置 1 或置 0 当不强迫置 1 或置 0 时 都应SR 置高电平 第二种是时钟脉冲输入端 用来控制触发器触发翻转 或称作状态更新 用 CP 表示 在国家标准符号中称作控制输入端 用 C 表示 逻辑符号中 CP 端处若有小园圈 则表示触发器在时钟脉冲下降沿 或负边沿 发生翻转 若无小园圈 则表示触发器在时钟 脉冲上升沿 或正边沿 发生翻转 第三种是数据输入端 它是触发器状态更新的依据 用 J K 表示 JK 触发器的状态方程为 本实验采用 74LS112 型双 JK 触发器 是下降边沿触发的边沿触发器 引脚排列如图 3 8 3 所示 表 3 8 1 为其功能表 D 触发器是另一种使用广泛的触发器 它的基本结构多为维阻型 D 触发器的逻辑 符号如图 8 4 所示 D 触发器是在 CP 脉冲上升沿触发翻转 触发器的状态取决于 CP 脉 冲到来之前 D 端的状态 状态方程为 Qn 1 D 图 3 8 3 图 3 8 4 图 3 8 5 表 3 8 1 表 3 8 2 输 入输 出输 入输 出 SD RD CP JKQn 1Qn 1SDRDCPDQn 1Qn 1 01 1001 10 10 0110 01 00 00 11 00QnQn11 110 11 001011 001 11 010111 QnQn 11 11QnQn 11 QnQn 注 任意态 高到低电平跳变 注 低到高电平跳变 Qn Qn 现态 次态 不定态 本实验采用 74LS74 型双 D 触发器 是上升边沿触发的边沿触发器 引脚排列如图 3 8 5 所示 表 3 8 2 为其功能表 不同类型的触发器对时钟信号和数据信号的要求各不相同 一般说来 边沿触发器要 Qn 1 Qn 1 求数据信号超前于触发边沿一段时间出现 称之为建立时间 并且要求在边沿到来后一继续 维持一段时间 称之为保持时间 对于触发边沿陡度也有一定要求 通常要求 100ns 主从 触发器对上述时间参数要求不高 但要求在 CP 1 期间 外加的数据信号不容许发生变化 否则将导致触发器错误输出 在集成触发器的产品中 虽然每一种触发器都有固定的逻辑功能 但可以利用转换的 方法得到其它功能的触发器 如果把 JK 触发器的 JK 端连在一起 称为 T 端 就构成 T 触发 器 状态方程为 在 CP 脉冲作用下 当 T 0 时 Qn 1 Qn T 1 时 Qn 1 工作在 T 1 时的 JK 触发 n Q 器称为 T 触发器 即每来一个 CP 脉冲 触发器便翻转一次 同样 若把 D 触发器的端Q 和 D 端相连 便转换成 T 触发器 T 和 T 触发器广泛应用于计算电路中 值得注意的是转 换后的触发器其触发方式仍不变 三 实验仪器与器件 1 EEL 08 组件 2 示波器 3 双 JK 触发器 74LS112 1 双 D 触发器 74LS74 1 2 输入四与非门 74LS00 1 四 实验内容 1 测试基本 RS 触发器的逻辑功能 按图 3 8 1 用与非门 74LS00 构成基本 RS 触发器 输入端 接逻辑开关 输出端 Q 接电平指示器 按表 3 8 3 要求测试逻辑功RSQ 能 记录之 表 3 8 3 RSQQ 11 0 0 1 1 01 0 1 00 2 测试双 JK 触发器 74LS112 逻辑功能 1 测试D D 的复位 置位功能RS 任取一只 JK 触发器 D D J K 端接逻辑开关 CP 端接单次脉冲源 Q RS 端接电平指示器 按表 3 8 3 要求改变 D D J K CP 处于任意状态 并在QRS D 0 D 1 或D 0 D 1 作用期间任意改变 J K 及 CP 的状态 观察 Q 状RSSRQ QQQ nnn TT 1 态 记录之 2 测试 JK 触发器的逻辑功能 按表 3 8 4 要求改变 J K CP 端状态 观察 Q 状态变化 观察触发器状态更新Q 是否发生在 CP 脉冲的下降沿 即 CP 由 1 0 记录之 3 将 JK 触发器的 J K 端连在一起 构成 T 触发器 CP 端输入 1Hz连续脉冲 用电平指示器观察 Q 端变化情况 CP 端输入 1KHz连续脉冲 用双踪示波观察 CP Q 的波形 注意相位和时间关系 Q 描绘之 3 测试双 D 触器 74LS74 的逻辑功能 1 测试D D 的复位 置位功能RS 测试方法同实验内容 2 1 2 测试 D 触发器的逻辑功能 按表 3 8 5 要求进行测试 并观察触发器状态更新的是否发生在 CP 脉冲的上升沿 即 由 0 1 记录之 3 将 D 触发器的 Q 端与 D 端相连接 构成 T 触发器 测试逻辑功能 测试方法同实验内容 2 3 记录之 4 用 JK 触发器将时钟脉冲转换成两相时钟脉冲 实验电路如图 3 8 6 输入端 CP 接 1Hz脉冲源 输出端 QA QB接示波器 观察 CP QA QB波形 描绘之 表 3 8 4 表 3 8 5 JKCPQn 1 DCPQn 1 Qn 0Qn 1Qn 0Qn 1 000 100 1 1 01 0 010 110 1 1 01 0 100 1 1 0 110 1 1 0 图 3 8 6 五 实验报告 1 列表整理各类型触发器的逻辑功能 2 总结 JK 触发器 74LS112 和 D 触发器 74LS74 的特点 3 画出 JK 触发器作为 T 触发器时 它的 CP Q Q 端的波形图 讨论它们之间的相 位和时间关系 4 总结图 3 8 6 电路的功能 六 预习要求 1 复习有关触发器部分内容 2 列出各触发器功能测试表格 3 JK 触发器和 D 触发器在实现正常逻辑功能时D D 应处于什么状态 RS 4 触发器的时钟脉冲输入为什么不能用逻辑开关作脉冲源 而要用单次脉冲源或连续 脉冲源 注 CMOS CC4013 双 D 触发器逻辑功能与 TTL 74LS74 相同 引脚排列如图 8 7 所 示 它的触发方式是上升边沿触发 直接置位 复位端 S R 高电平起作用 触发器工作 时应置 R S 0 表 8 6 为 4013 功能表 表 8 6 表 8 7 输入输出输入输出 SRCPDQn 1Qn 1SRCPJK Qn 1 Qn 1 10 1010 10 01 0101 01 11 11 00 00100 00QnQn 00 11000 1010 00 QnQn00 0101 00 11QnQn 00 QnQn CMOS CO4027 双 JK 触发器逻辑功能与 TTL 74LS112 相同 引脚排列如图 3 8 2 所 示 触发方式及直接置位 复位功能与 4013 相同 表 3 8 7 为 4027 功能表 图 3 8 7 图 3 8 8 实验五实验五 移位寄存器移位寄存器 一 实验目的 1 掌握中规模 4 位双向移位寄存器逻辑功能及使用方法 2 熟悉移位寄存器的应用 实现数据的串行 并行转换和构成环形计数器 二 实验原理 1 移位寄存器是一个具有移位功能的寄存器 是指寄存器中所存的代码能够在移位脉 冲的作用下依次左移或右移 既能左移又能右移的称为双向移位寄存器 只需要改变左 右 移的控制信号便可实现双向移位要求 根据移位寄存器存取信息的方式不同分为 串入串 出 串入并出 并入串出 并入并出四种形式 本实验选用的 4 位双向通用移位寄存器 型号为 CC40194 或 74LS194 两者功能相同 可互换使用 其逻辑符号及引脚排列如图 3 9 1 所示 图 3 9 1 CC40194 的逻辑符号及引脚功能 其中 D0 D1 D2 D3 为并行输入端 Q0 Q1 Q2 Q3 为并行输出端 SR 为右移串 行输入端 SL 为左移串行输入端 S1 S0 为操作模式控制端 R 为直接无条件清零端 C CP 为时钟脉冲输入端 CC40194 有 5 种不同操作模式 即并行送数寄存 右移 方向由 Q0 Q3 左移 方 向由 Q3 Q0 保持及清零 S1 S0 和R 端的控制作用如表 3 9 l C 表 3 9 l 2 移位寄存器应用很广 可构成移位寄存器型计数器 顺序脉冲发生器 串行累加器 可用作数据转换 即把串行数据转换为并行数据 或把并行数据转换为串行数据等 本实 验研究移位寄存器用作环形计数器和数据的串 并行转换 1 环形计数器 把移位寄存器的输出反馈到它的串行输入端 就可以进行循环移位 如图 3 9 2 所示 把输出端 Q3 和右移串行输入端 SR 相连接 设初始状态 Q0Q1Q2Q3 1000 则在时钟脉冲 作用下 Q0Q1Q2Q3 将依次变为 0100 0010 0001 1000 如表 3 9 2 所示 可见 它是一个具有四个有效状态的计数器 这种类型的计数器通常称为环形计数器 图 3 9 2 电路可以由各个输出端输出在时间上有先后顺序的脉冲 因此也可作为顺序脉冲发生器 图 3 9 2 环形计数器 表 3 9 2 如果将输出作与左移串行输入临 相连接 即可达左移循环移位 2 实现数据串 并行转换 串行 并行转换器 串行 并行转换是指串行输入的数码 经转换电路之后变换成并行输出 图 3 9 3 是 用二片 CC40194 74LS194 四位双向移位寄存器组成的七位申 并行数据转换电路 图 3 9 3 七位串行 并行转换器 电路中 S0 端接高电平 1 S1 受 Q7 控制 二片寄存器连接成串行输入右移工作模式 Q7 是转换结束标志 当 Q7 1 时 S1 为 0 使之成为 S1S0 01 的串入右移工作方式 当 Q7 0 时 S1 1 S1S0 10 则串行送数结束 标志着串行输入的数据已转换成并行输出了 串行 并行转换的具体过程如下 转换前 R 端加低电平 使 1 2 两片寄存器的内容清 0 此时 S1 S0 11 寄存器C 执行并行输入工作方式 当第一个 CP 脉冲到来后 寄存器的输出状态 Q0 Q7 为 01111111 与此同时 S1 S0 变为 01 转换电路变为执行串入右移工作方式 串行输入数据由 1 片的 SR 端加入 随着 CP 脉冲的依次加入 输出状态的变化可列成下表 3 9 3 所示 由表 3 9 3 可见 右移操作七次之后 Q7 变为 0 S1 S0 又变为 11 说明串行输入结 束 这时 串行输入的数码已经转换成了并行输出了 当再来一个 CP 脉冲时 电路又重新执行一次并行输入 为第二组串行数码转换作好 了准备 并行 串行转换器 并行 串行转换器是指并行输入的数码经转换电路之后 换成串行输出 图 3 9 4 是用两片 CC40194 74LS194 组成的七位并行 串行转换电路 它比图 3 9 3 多了两只与非门 G1 和 G2 电路工作方式同样为右移 表 3 9 3 图 3 9 4 七位并行 串行转换器 寄存器清 0 后 加一个转换起动信号 负脉冲或低电平 此时 由于方式控制 S1 S0 为 11 转换电路执行并行输人操作 当第一个 CP 脉冲到来后 Q0Q1Q2Q3 Q4Q5Q6Q7 的状态为 D0D1D2D3 D4D5D6D7 并行输入数码存入寄存器 从而使得 G1 输出为 1 G2 输出为 0 结果 S1 S2 变为 01 转换电路随着 CP 脉冲的加入 开始执行右移串行输出 随着 CP 脉冲的依次加入 输出状态依次右移 待右移操作七次后 Q0 Q6 的状态都为高 电平 1 与非门 G1 输出为低电平 G2 门输出为高电平 S1 S2 又变为 11 表示并 串行转 换结束 且为第二次并行输入创造了条件 转换过程如表 3 9 4 所示 表 3 9 4 中规模集成移位寄存器 其位数往往以 4 位居多 当需要的位数多于 4 位时 可把几 片移位寄存器用级连的方法来扩展位数 三 实验设备及器件 l 十 5V 直流电源 2 单次脉冲源 3 逻辑电平开关 4 逻辑电平显示器 5 CC40194 2 74LS194 CC401 l 74LS00 CC4068 74LS30 四 实验内容 l 测试 CC40194 或 74LS194 的逻辑功能按图 3 9 5 接线 R S1 C S0 SL SR D0 D1 D2 D3 分别接至逻辑开关的输出插口 Q0 Q1 Q2 Q 3 接 至逻辑电平显示输入插口 CP 端接单次脉冲源 按表 3 9 5 所规定的输入状态 逐项进 行测试 图 3 9 5 CC40194 逻辑功能测试 表 3 9 5 1 清除 令R 0 其它输入均为任意态 这时寄存器输出 Q0 Q1 Q2 Q 3 应C 均为 0 清除后 置R l C 2 送数 令R S1 S0 l 送入任意 4 位二进制数 如 D0D1D2D3 abcd 加C CP 脉冲 观察 CP 0 CP 由 0 1 CP 由 1 0 三种情况下寄存器输出状态的变化 观察 寄存器输出状态变化是否发生在 CP 脉冲的上升沿 3 右移 清零后 令R l S1 1 S0 0 由右移输入端 SL 进入二进制数码如C 0100 由 CP 端连续加 4 个脉冲 观察输出情况 记录之 4 左移 先清零或予置 再令R l S1 0 S0 1 由左移输入端 SL 送入C 二进制数码如 1111 连续加四个脉冲 观察输出端情况 记录之 5 保持 寄存器予置任意 4 位二进制数码 abcd 令R l S1 S0 0 加 CP 脉C 冲 观察寄存器输出状态 记录之 2 环形计数器 自拟实验线路用并行送数法予置寄存器为某二进制数码 如 0 100 然后进行右移循 环 观察寄存器输出端状态的变化 记入表 3 9 6 中 表 3 9 6 3 实现数据的串 并行转换 1 串行输入 并行输出 按图 3 9 3 接线 进行右移串入 并出实验 串入数码自定 改接线路用左移方式实 现并行输出 自拟表格 记录之 2 并行输入 串行输出 按图 3 9 4 接线 进行右移并入 串出实验 并入数码自定 再改接线路用左移方式 实现串行输出 自拟表格 记录之 五 实验预习要求 1 复习有关寄存器及串行 并行转换器有关内容 2 查阅 CC40194 CC4011 及 CC4068 逻辑线路 熟悉其逻辑功能及引脚排列 3 对 CC40194 进行送数后 若要使输出端改成另外的数码 是否一定要使寄存器 清零 4 使寄存器清零 除采用R 输入低电平外 可否采用右移或左移的方法 可否C 使用并行送数法 若可行 如何进何操作 5 若进行循环左移 图 3 9 4 接线应如何改接 6 画出时两片 CC40194 构成的七位左移串 并行转换器线路 7 画出用两片 CC40194 构成的七位左移并 串行转换器线路 六 实验报告 1 分析表 3 9 4 的实验结果 总结移位寄存器 CC40194 的逻辑功能并写入表格功能总 结一栏中 2 根据实验内容 2 的结果 画出 4 位环形计数器的状态转换图及波形图 3 分析串 并 并 串转换器所得结果的正确性 实验六实验六 计计 数数 器器 一 实验目的 1 学习用集成触发器构成计数器的方法 2 熟悉中规模集成十进制计数器的逻辑功能及使用方法 3 学习计数器的功能扩展 4 了解集成译码器及显示器的应用 二 实验原理 计数器是一种重要的时序逻辑电路 它不仅可以计数 而且用作定时控制及进行数 字运算等 按计数功能计数器可分加法 减法和可逆计数器 根据计数体制可分为二进制 和任意进制计数器 而任意进制计数器中常用的是十进制计数器 根据计数脉冲引入的方 式又有同步和异步计数器之分 1 用 D 触发器构成异步二进制加法计数器和减法计数器 图 3 10 1 是用四只 D 触发器构成的四位二进制异步加法计数器 它的连接特点是将 每只 D 触发器接成 T 触发器形式 再由低位触发器的端和高一位的 CP 端相连接 即构Q 成异步计数方式 若把图 3 10 1 稍加改动 即将低位触发器的 Q 端和高一位的 CP 端相连 接 即构成了减法计数器 图 3 10 1 本实验采用的 D 触发器型号为 74LS74A 引脚排列见前述实验 2 中规模十进制计数器 中规模集成计数器品种多 功能完善 通常具有予置 保持 计数等多种功能 74LS182 同步十进制可逆计数器具有双时钟输入 可以执行十进制加法和减法计数 并具 有清除 置数等功能 引脚排列如图 3 10 2 所示 其中 置数端 CPu 加计数LD 端 CPD 减计数端 非同步进位输出端 非同步借位输出端 DOCO QA QB QC QD 计数器输出端 DA DB DC DD 数据输入端 CR 清除端 表 3 10 1 为 74LS192 功能表 说明如下 当清除端为高电平 1 时 计数器直接清零 称为异步清零 执行其它功能时 CR 置低电平 当 CR 为低电平 置数端为低电平时 数据直接从置数端 DA DB DC DD置LD 入计数器 当 CR 为低电平 为高电平时 执行计数功能 执行加计数时 减计数端 CPDLD 接高电平 计数脉冲由加计数端 Cpu输入 在计数脉冲上升沿进行 8421 编码的十进制加法 计数 执行减计数时 加计数端 CPu接高电平 计数脉冲由减计数端 CPD输入 在计数脉 冲上升沿进行 8421 编码十进制减法计数 表 3 10 2 为 8421 码十进制加 减计数器的状态 转换表 图 3 10 2 表 3 10 1 输 入输 出 CRLD CPuCPDDDDCDBDAQDQCQBQA 1 0000 00 dcbadcba 01 1 加计数 011 减计数 3 计数器的级联使用 一只十进制计数器只能表示 0 9 十个数 在实际应用中要计的数往往很大 一位数 是不够的 解决这个问题的办法是把几个十进制计数器级联使用 以扩大计数范围 如图 3 10 3 所示为有两只 74LS192 构成的加计数级联电路图 连接特点是低位计数器的 CPu端 接计数脉冲 进位输出端接到高一位计数器的 CPu端 在加计数过程中 当低位计数CO 器输出端由 1001 g10 变为 0000 g10 时 进位输出端输出一个上升沿 送到高一位的CO CPu端 使高一位计数器加 1 也就是说低位计数器每计满个位的十个数 则高位计数器计 一个数 即十位数 同理 在减计数过程中 当低位计数器的输出端由 0000 010 变到 1001 910 时 借位输出输出一个上升沿 送到高一位的 CPD端使高一位减 1 BO 4 实现任意进制计数 利用中规模集成计数器中各控制及置数端 通过不同的外电路连接 使该计数器成 为任意进制计数器 达到功能扩展的目的 图 3 10 4 为利用 74LS192 的置数端的置数LD 功能构成五进制加法计数器的原理图 状态转换表如表 3 10 3 所示 它的工作过程是 预 先在置数输入端输入所需的数 本例为 DDDCDDDA 0000 假该计数器从 0000 状态开始按 8421 编码计数 当输出状态达到 0100 后再来一个计数脉冲 计数器输出端先出现 QDQCQBQA 0101 此时与非门输出立刻变为低电平 于是四位并行数据 DDDCDBDA 0000 被置入计数器中 即 QDQCQBQA 0000 实现了五进制计数 紧接 LD 恢复高电平 为第二 次循环作好准备 这种方法的缺点是置数时间太短及利用了一个无效态 可能会造成译码 显示部分产生误动作 此时 应采取措施消除之 表 3 10 2 表 3 10 3 输入脉冲数输出 QDQCQBQA 00000 10001 20010 30011 40100 50101 60110 70111 81000 91001 计数脉冲输出 C PQD QC QB QA 图 3 10 3 图 3 10 4 图 3 10 5 图 3 10 6 5 译码及显示 计数器输出端的状态反映了计数脉冲的多少 为了把计数器的输出显示为相应的数 需要接上译码器和显示器 计数器采用的码制不同 译码器电路也不同 二 十进制译码器用于将二 十进制代码译成十进制数字 去驱动十进制的数 字显示器件 显示 0 9 十个数字 由于各种数字显示器件的工作方式不同 因而对译码器 的要求也不一样 中规模集成七段译码器 CC4511 用于共阴极显示器 可以与磷砷化 LED 数码管 BS201 或 BS202 配套使用 4511 可以把 8421 编码的十进制数译成七段输出 a b c d e f g 用以驱动共阴极 LED 图 3 101 5 为 LED 七个字段显示示意图 图 3 10 6 为计数 译码 显示的结构框图 在实验台上已完成了译码 CC4511 和显示器 BS202 之间的连接 实验时只要将十进制计数器的输出端 QA QB QC QD直接连接到译 码器的相应输入端 A B C D 即可显示 0 9 个数字 三 实验设备与器件 1 EEL 08 组件 2 示波器 3 双 D 触发器 74LS74 2 同步十进制可逆计数器 74LS192 2 2 输入四与门 74LS00 1 四 实验内容 1 用 74LS74D 触发器构成四位二进制异步加法计数器 1 取两片 74LS74 先把 D 触发器接成 T 触发器 验证逻辑功能 待各触发器工作 正常后 再把它们按图 3 10 1 连接 端接逻辑开关 最低位的 CP 端接单次脉冲 源 输出端 Q4 Q1接电平指示器 为防止干扰各触发器端应接某固定高电平 可 接 5V 电源处 2 清零后 由最低位触发器的 CP 端逐个送入单次脉冲 观察并列表记录 Q4 Q1状 态 3 将单次脉冲改为频率为 1KHz的连续脉冲 用双踪示波器观察 CP QD QC QB QA波形 描绘之 00 0 0 0 10 0 0 1 20 0 1 0 30 0 1 1 40 1 0 0 5 0 1 0 1 0 0 0 0 0 RD SD 4 将图 3 10 1 电路中的低位触发器的 Q 端和高一位的 CP 端相连接 构成减法计数 器 按实验内容 2 3 要求进行实验 观察并列表记录 QD QA状态 2 测试 74LS192 十进制可逆计数器的逻辑功能 计数脉冲由单次脉冲源提供 清零端 CR 置数端 数据输入端LD DA DB DC DD分别接逻辑开关 输出端 QA QB QC QD分别接实验台上译码相应输 入端 A B C D 及 0 1 指示器 接 0 1 指示器 CDBO 按表 3 10 1 逐项测试 74LS192 逻辑功能 判断此集成块功能是否正常 1 清除 令 CR 1 其它输入为任意状态 这时 QDQCQBQA 0000 译码显示为 0 字 清除功 能完成后 置 CR 0 2 置数 令 CR 0 CPu CPD任意 数据输入端输入任意一组二进制数 DDDCDBDA dcba 令 0 观察计数器输出 dcba 是否已被置入 LD 予置功能完成后 置 1 LD 3 加计数 CR 0 CPn 1 CPu接单次脉冲源 LD 清零后由 CPu逐个送入 10 个单次脉冲 观察 QD QA及 CO 状态变化及数码显示情 况 观察输出状态变化是否发生在 CPu的上升沿 并用示波器观察 CPu QD QC QB QA波形 4 减计数 CR 0 CPu 1 CPD接单次脉冲源 参照 3 进行实验 LD 3 用两片 74LS192 组成两位十进制加法计数器 接图 3 10 3 连接实验电路 输入计数脉冲 进行由 00 09 累加计数 记录之 4 将两位十进制加法计数器改接成两位十进制减法计数器 实现由 99 00 递减计数 记录之 5 用 74LS192 及 74LS00 构成六进制加法计数器 按自拟电路连接实验电路 1 逐个送入单脉冲 观察并记录之 2 观察数码显示有否异常现象 如有 分析产生误动作原因 并提出解决办法 五 实验报告 1 整理实验数据 并画出波形图 2 总结用中规模集成计数器构成 任意进制计数 器的方法 3 对实验中异常现象分析 六 预习要求 1 复习有关计数器部分内容 2 拟出实验中所需测试表格 图 3 10 7 3 画出用两片 74LS192 构成两位十进制减法计数器电路图 4 画出用 74LS192 及 74LS00 构成六进制加法计数器电路图 注 CC40192 同步十进制加 减计数器性能与 74LS192 相同 可互换使用 CC40192 引脚排列如图 3 10 4 功能表如表 3 10 4 本实验如全部采用 CMOS 集成块 建议选用下 列器件 与非门 2 输入四与非门 CC4011 D 触发器 双 D 触发器 CC4012 计数器 BCD 可予置数加 减计数器 CC 40192 表 3 10 4 输 入输 出 CRPECPuCPDDDDCDBDAQDQCQBQA 11 0000 00 dcbadcba 01 1 加计数 011 减计数 实验七实验七 555555 定时器及其应用定时器及其应用 一 实验目的 1 了解集成定时器的电路结构和引脚功能 2 熟悉集成定时器的典型应用 二 实验原理 集成定时器是一种模拟 数字混合型的中规模集成电路 只要外接适当的电阻电容 等元件 可方便地构成单稳态触发器 多谐振荡器和施密特触发器等脉冲产生或波形变换 电路 定时器有双极型和 CMOS 两大类 结构和工作原理基本相似 通常双极型定时器具 有较大的驱动能力 而 CMOS 定时器则具有功耗低 输入阻抗高等优点 国产定时器 5G1555 与国外 555 类同 可互换使用 图 3 11 1 a b 为集成定时器内部逻辑图及引脚 排列 表 3 11 1 为引脚名 图 3 11 1 a 图 3 11 1 b 从定时器内部逻辑图可见 它含有两个高精度比较器 A1 A2 一个基本 RS 触发器 及放电晶体管 V 比较器的参考电压由三只 5K 的电阻组成的分压提供 它们分别使比较 A1的同相输入端和 A2的反相输入端的电位为 2 3UCC和 1 3UCC 如果在引脚 5 控制电压端 UC 外加控制电压 就可以方便的改变两个比较器的比较电平 若控制电压端 5 不用时需在 该端与地之间接入约 0 01 F 的电容以清除外接干扰 保证参考电压稳定值 比较器 A1的 反相输入端接高触发端 VB 脚 6 比较器 A2的同相输入端低触发端 脚 2 和 TLTH 控制两个比较器工作 而比较器的状态决定了基本 RS 触发器的输出 基本 RS 触发器 TL 的输出一路作为整个电路的输出 脚 3 另一种接晶体管 V 的基极控制它的导通与截止 当 V 导通时 给接于脚 7 的电容提供低阻放电通路 集成定时器的典型应用 1 单稳态触发器 单稳态触发器在外来脉冲作用下 能够输出一定幅度与宽度的脉冲 输出脉冲的宽 度就是暂稳态的持续时间 tw 图 3 11 2 为由 555 定时器和外接定时元件 RT CT构成的单稳态触发器 触发信号加 于低触发端 脚 2 输出信号 uo由脚 3 输出 图 3 11 2 a 图 3 11 2 b 在 ui端未加触发信号时 电路处于初始稳态 单稳态触发器的输出 uo为低电平 若 在 ui端加一个具有一定幅度的负脉冲 如图 3 11 2 b 所示 于是在 2 端出现一个尖脉冲 使该端电位小于 1 3UCC从而使比较器 A2触发翻转 触发器的输出 uo从低电平跳变为高电 平 暂稳态开始 电容 CT开始充电 uCT按指数规律增加 当 uCT上升到 2 3UCC时 比较 器 A1翻转 触发器的输出 uo从高电平返