FPGA—约翰逊计数器

约翰逊计数器 一 一 实验目的实验目的 1 熟悉 ISE 软件的使用 2 掌握用原理图设计数字电路的办法 3 掌握利用层次结构描述法设计电路 二 二 实验原理实验原理 1 约翰逊计数器 扭环计数器 是一种环形计数器 其原理框图如下所示 图 1 约翰逊计数器原理框图 它由一个移位寄存器和一个组合反馈逻辑电路闭环构成 扭环计数器是将 移位寄存器最后一级的输出取反后反馈到第一级输入端而构成的 2 本次设计一共有八个端口 一个时钟输入 CLK 三个控制输入端 左 移控制端 LEFT 右移控制端 RIGHT 和停止控制端 STOP 控制信号都是低电 平有效 四个计数输出端 q 0 q 3 输入端口引脚接目标板的四个按键 输出端口引脚接目标板的四个 LED 三 三 实验步骤实验步骤 1 原理图设计 新建工程然后用原理图设计的方式设计约翰逊计数器 图 2 新建原理图工程 图 3 约翰逊计数器电路原理图 画出的电路图如图 3 所示 2 对设计进行综合 如出现错误请按照错误提示进行修改 图 4 综合 3 添加测试文件 进行电路仿真 图 5 建立激励文件 激励文件的设计可以分别在 stop 信号有效与无效的时候进行左移或右移操 作 来验证设计的正确性 4 根据板子锁定引脚 并生成下载文件 本次试验中 输入端口 LEFT RIGHT STOP CLK 信号分别用一个拨动 开关来产生 分别为端口 p20 p26 p32 p54 数据输出用 LED 灯显示 q 0 q 3 分别对应端口 p22 p23 p24 p25 在实验板上 拨动开关在上面是低电平 在下 面是高电平 低电平时 LED 灯发光 高电平时不发光 生成下载文件 图 6 生成下载文件 四 四 实验结果及分析实验结果及分析 1 仿真波形 图 7 仿真时间 0ns 250ns 由图形可以看出此时 STOP 信号为低电平即无效 由于是时序仿真所以在 LEFT 信号有效后 输出数据开始移动 并且移动正确 图 8 仿真时间 250ns 500ns 从图中不难看出 在 STOP 信号有效时 输出数据不变 即是停止移动 2 结果分析 本次设计为 4 位约翰逊计数器 通过仿真波形可知 LEFT 控制端控制寄存 器向左移位 RIGHT 控制端控制寄存器向右移位 并将最后一位输出取反后输 入到第一位 所以设计正确 在下载到板子上之后 拨动开关 2 3 打到低电平 拨动开关 1 打到高电平 然后反复拨动拨动开关 4 会发现 LED 灯依次向左点 亮后有依次熄灭这样循环 所以设计结果满足功能 五 五 体会体会 这一次的实验让我感到自己有很大的不足 对 ISE 的运用还欠缺许多 基 本可以说是一窍不通 所以 这次实验以后还要花大量的时间在 FPGA 的学习 上 希望可以从中学习到很多的东西 同时通过这个简单的实验 让我感受到了数字电路设计的魅力 这将是不 同于以往单片机编程的一种体验 六 六 附件附件 1 激励文件 timescale 1ns 1ps module jc2 jc2 sch tb Inputs reg LEFT reg RIGHT reg STOP reg CLK Output wire 3 0 q Bidirs Instantiate the UUT jc2 UUT LEFT LEFT RIGHT RIGHT STOP STOP CLK CLK q q Initialize Inputs initial begin CLK 0 forever 10 CLK CLK end initial begin LEFT 0 RIGHT 1 STOP 1 100 LEFT 1 RIGHT 0 STOP 1 100 LEFT 0 RIGHT 1 STOP 0 100 LEFT 1 RIGHT 0 STOP 0 100 stop end endmodule 2 引脚锁定 net LEFT loc p20 net RIGHT loc p26 net STOP loc p32 net CLK loc p54 net q 0 lo