数字电子技术基础-第6章 时序逻辑电路 20110418第8周第1次

1,第6章 时序逻辑电路,12学时,2,目 录,6.1 概述6.2 时序逻辑电路的分析方法6.3 常用中规模时序逻辑电路及其应用6.4 时序逻辑电路的设计6.5 综合应用6.6 用MultiSim 2001 分析时序逻辑电路,3,作业,2, 8, 12, 16, 1820, 22，24，40,4,6.1 概述,时序逻辑电路的特点： 由组合逻辑电路和存储电路构成，它在某一时刻的输入状态不仅与该时刻输入信号有关，还与电路原来的输出状态有关。,5,时序逻辑电路结构上的特点,1、 包含组合电路和存储电路两部分2、存储电路的输出反馈到组合电路的输入端。,6,时序电路的功能描述方法,输出方程,驱动方程,状态方程,可以用三个方程组来描述,功能描述方法：状态转换真值表状态转换图时序图,组合电路的输出,组合电路的输出,存储电路的输出,7,时序逻辑电路分类,1. 按逻辑功能划分有：计数器、寄存器、移位寄存器、读/写存储器、顺序脉冲发生器等。2、按动作特点分类：（即按触发器状态更新是否受同一时钟脉冲控制分类）：（1）同步时序逻辑电路：同一CP（2）异步时序逻辑电路：不同CP,8,3、按输出信号的特点分类：（即组合电路的繁简程度）（1）Mealy（米里）型：输出信号取决于存储电路与输入变量 （2）Moore（摩尔）型：输出仅仅取决于存储电路的状态注：有些电路没有组合逻辑电路；有些电路没有输入信号。,9,6.2 时序逻辑电路的分析方法 6.2.1 同步时序逻辑电路分析方法,时序电路的分析： 找出电路的状态和输出状态在输入变量和时钟信号的作用下的变化规律，即已知逻辑图说明其逻辑功能。步骤 ：1、写方程：根据逻辑电路图写出各触发器的 时钟方程、驱动方程、输出方程,10,2、求状态方程：将驱动方程代入相应触发器的特性方程，得到各触发器的状态方程(即次态方程）3、列状态转换表：依次设初态，求次态，列出 状态转换真值表（画出状态转换图或时序图）4、功能： 说明电路的逻辑功能,11,例6-1 试分析下图时序逻辑电路的逻辑功能。,解：1. 写方程 时钟方程：CP1=CP2=CP3=CP （同步时序电路）,驱动方程,12,2. 写出状态方程,将驱动方程带入JK触发器特性方程得到状态方程：,如果电路有输出，也需要写出输出方程,13,3. 列状态转换表,依次设初态，代入状态方程及输出方程，求出状态转换表。,Q3Q2Q1=000,Q3Q2Q1=001,Q3Q2Q1=011,14,还可以用状态转换图来表示,15,有效状态：使用了的状态: 000，001，011，100，110，111无效状态： 未使用的状态101，010有效循环：在CP脉冲作用下， 电路在有效状态中的循环无效循环：在CP脉冲作用下，电路在无效状态中的循环,16,自启动：电路一旦进入无效状态，在CP脉冲作用下，能自动返回到有效循环中去的电路叫能自启动，否则叫不能自启动,有效循环,无效循环,不能自启动,17,4. 电路功能,不能自启动的同步6进制计数器。,18,6.2.2 异步时序逻辑电路的分析方法,一般步骤与同步时序逻辑电路的分析步骤相同，但要首先考虑时钟条件。因为每次电路状态更新时，不是所有的触发器都有时钟信号，所以具备CP的触发器需根据状态方程求次态，而无CP的触发器保持原状态。因此在状态方程中需写入CP条件，但CP不是逻辑变量。,19,例6-2 试分析图6-5所示的异步时序电路，要求写出驱动方程、次态方程，画出状态转换图，并说明电路的逻辑功能。,各触发器的时钟不是同一时钟，其翻转不同时发生，因此为异步时序电路。,20,1）确定各级触发器的驱动方程及时钟方程,21,2）列出电路的状态方程,22,3）画状态转换图,4）电路功能 此电路是一个能自启动的异步五进制加法计数器,23,6.3 常用中规模时序逻辑电路及其应用6.3.1 寄存器和移位寄存器,1. 概述寄存器是存放二进制数码的逻辑部件，由触发器（同步型、主从型、边沿型）构成。一个触发器可寄存一位二进制代码，N 个触发器构成的寄存器可寄存N 位二进制数码。寄存器、移位寄存器应用广泛，种类繁多。有四位、八位、十六位等。采用不同类型触发器电路形式不同，但大同小异。关键是了解功能表。,24,2. 寄存器的分析： 由边沿触发器组成的4位寄存器74LS175,CP上升沿到来时，Q3Q2Q1Q0=D3D2D1D0其它时间， Qn+1= Qn,为异步清零端,25,74LS175 功能表,26,3. 移位寄存器的分析,功能：存储代码, 移位。 移位寄存器中的代码在CP脉冲作用下，逐位左 移或右移。用途：存数 数据串行-并行转换 数值运算 数据处理分类：单向移位寄存器 双向移位寄存器,27,（1）单向移位寄存器CC4015,由给定的逻辑图可以写出各触发器的驱动方程,电路实现右移功能。,28,单向移位寄存器串行输入数据1011的时序图,1 0 1 1,1,1,1,1,29,串行输入-串行输出,1 0 1 1,1 0 1 1,1101,串行输入-并行输出,30,问题：来一个CP沿能否移两位或多位？,答：不能。,因为触发器从CP 到达时接收数据，到输出端建立新状态，需要传输时间。当输出端新状态建立后该CP 已过去，待下一个CP 到来时才能移到下一位。,31,（2）双向移位寄存器 74LS194,功能：可以左移、右移；并行送数；保持；异步清0,上升沿触发,异步清零低电平有效,并行输入,并行输出,右移输入,左移输入,功能控制,32,通过控制M1M0的状态选择74194的工作状态,1） M1M0=00，保持。,2） M1M0=01，CP，右移。,3） M1M0=10，CP ，左移。,4） M1M0=11，CP ，并行输入。,33,表6-7 CT74LS194功能表,异步清零,同步送数,右移,左移,保持,34,例: 使八个灯从左至右依次变亮,再从左至右依次熄灭，应如何连线?,.,.,右移 8 个 1，再右移 8 个 0,5V,5V,35,6.3.2 计数器,计数器是数字系统中使用最多的时序电路。功能：计算输入脉冲CP的个数；应用：计数、分频、定时、产生脉冲序列及节拍脉冲，进行数字运算等。,36,按计数增减分为,加法计数器减法计数器可逆计数器其他计数器,按动作特点分为,同步计数器异步计数器,计数器分类,37,按进制分为,二进制计数器二-十进制计数器任意计数器,38,（1）同步二进制加法计数器,由小规模触发器构成。 二进制加法计数的规律： 最低位每来一个CP改变一次状态， 第i位是在第0i1全为1时，改变状态。,1.同步计数器,39,1）分析逻辑功能,I 时钟方程：CP0=CP1=CP2=CP3=CP,输出方程,驱动方程,40,II 求状态方程,41,III 画出状态转换图,IV 逻辑功能： 带进位输出的同步十六进制（四位二进制）加法计数器。,42,时序图,1/16分频器：由时序图可以看出，CP的频率为f0，则Q0、Q1、Q2和Q3输出脉冲的频率依次为,计数器又称为分频器,43,若用T触发器构成加法计数器，则第i位触发器输入端Ti的逻辑式应为：,小结,44,（2）同步十进制加法计数器,输出方程：,CO=Q0 Q3,状态方程：,驱动方程：,45,状态转换图及时序图,同步十进制加法计数器,46,（3）减法计数器,用T触发器实现的二进制加法计数器：同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。,47,（3）减法计数器,由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：,48,（4）十进制减法计数器,减法计数器基本原理：对二进制加法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。,49,2. 异步计数器,特点：各触发器的CP脉冲不同，触发器状态刷新不同步。分为：（1）异步二进制计数器（2）异步十进制计数器,50,（1）异步二进制加法计数器,异步二进制加法计数器 在末位+1时，从低位到高位逐位进位方式工作。原则：每位从“1”变“0”时，向高位发出进位，使高位翻转。,51,异步二进制减法计数器 在末位-1时，从低位到高位逐位借位方式工作。原则：每位从“0”变“1”时，向高位发出借位，使高位翻转。,小结：异步二进制计数器如由T触发器组成，其各级触发器的的时钟选择规律为：CP0=CP加法，下降沿触发,52,53,（2）异步十进制加法计数器,原理：在4位二进制异步加法计数器上修改而成，要跳过10101111这六个状态。,54,3. 加/减/可逆计数器同步十六进制加/减计数器74LS191,U/D：加减控制 0加，1减。S： 使能控制 0计数，1保持。C/B：进位/借位输出。,单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减.,55,同步十六进制加/减计数器74LS191功能表,56,置数,加法计数,保持,减法计数,57,双时钟方式器件实例：74LS193（采用T触发器，即T=1）,双时钟同步十六进制加/减计数器采用T触发器。,58,4. 移位计数器,移位计数器是一种特殊形式的计数器。它是在移位寄存器的基础上增加反馈电路构成的。常用的移位计数器有环形计数器和扭环形计数器。,59,(1) 环形计数器,原理：直观法分析 用电路的不同状态表示CP的数目。,存在问题：不能自启动。,有效状态只有1位，不需要译码。,60,解决自启动的方法,方法1：修改输出与输入之间的反馈逻辑，使电路具有自启动能力。方法2：当电路进入无效状态时，利用触发器的异步置 位、复位端，把电路置成有效状态。,61,修改反馈逻辑，构成能自启动的环形计数器。,优点：电路结构简单， 不需译码电路缺点：触发器利用率低， n个触发器只有n个 有效状态（2n）,62,(2) 扭环形计数器,扭环形计数器一方面保持移位寄存器的特点，另一方面又能提高触发器的利用率。它是将末级的反相输出端反馈到第一级的输入端。,63,不改变移位寄存器的内部结构，提高电路状态的利用率。原理：直观分析法可得其状态转换图。,存在问题：不能自启动。,64,能自启动的扭环形计数器（修改反馈逻辑）,优点：(1)n个触发器有2n个有效状态，利用率提高一倍。(2)译码无竞争冒险，（因为只有一位变化）。,65,5. 常用中规模集成计数器,（1）中规模同步十进制计数器CT74160,74160状态转换图,同步10进制加法计数器,66,67,74160功能分析,为清零端，低电平有效，异步清零。,为预置端，低电平有效。在CP的上升沿进行预置。同步预置 Qi=Di。,68,CTP和CTT同时为1时，在CP的上升沿进行计数。CTP和CTT不同时为1时，电路保持。CO=CTTQ3Q0,同步十进计数器 CT74160 功能表,69,异步清零,同步预置,要求根据功能表，看出电路的逻辑功能、功能端的有效电平、异步/同步作用端。,70,74160逻辑符号,预置端低电平有效,清零端低电平有效,计数控制端高电平有效,计数脉冲上升沿计数,预置数输入端,状态输出端,进位输出端,71,（2）中规模4位同步二进制加法计数器74161,74161,74161（16进制）除了进制与74160（10进制）不同之外，其他功能与74160相同。,72,（2）集成异步二-五-十进制加法计数器CT74LS290,73,FF1,FF2, FF3 构成五进制计数器，时钟为CP1,000,001,010,011,100,Q3Q2Q1,二进制计数器,五进制计数器,74,十进制加法计数器状态表,8421码,高位端,低位端,75,十进制加法计数器状态表,5421码,高位端,低位端,76,异步置 9,具有异步置9与异步清0的功能。,异步清 0,77,CT74LS290功能： 异步清0、异步置9、计数,78,（2）集成异步二-五-十进制加法计数器CT74LS290,79,（3）中规模4位同步二进制加法计数器CC4516,80,CC4516功能表,81,6. 任意进制计数器的设计,任意进制计数器的构成方法为降低成本，计数器的定型产品须有足够的批量，故常见的定型产品有：十进制、十六进制（4位二进制）、7位二进制、12位二进制、14位二进制等。若需其它进制计数器，可在此基础上进行设计。,82,若已有N进制计数器芯片，需M进制计数器，分两种情况：,(1) M N:视情况需用多片N进制计数器。,83,用一片N进制计数器实现N以内任意进制计数器，想办法跳过N-M个状态。,有两种设计方法:,清零法（复位法）（反馈归零法）： 适用于有清零端的计数器.置数法（置位法）:适用于有预置数功能的计数器.,(1) MN的情况,92,串行进位和并行进位方式,若M可分解为M=N1N2，可用串行进位或并行进位方式将N1进制和N2进制的计数器连接起来。(1) 串行进位方式： 低位片的进位输出信号作为高位片的时钟输入。(2) 并行进位方式: 低位片的进位输出信号作为高位片的工作状态控制信号（使能），两片的时钟输入端同时接输入信号。,93,例:用两片74160接成百进制计数器。,M=100,N1=N2=10,即用两片74160进行级联。,解法1：同步级联（并行进位方式） 片(I)记到9时CO端输出为1，下一个脉冲片(II)为计数状态记入1，片(I)返回0。片(I)始终计数总有效。,94,解法2：异步级联（串行进位方式）,两片的CTP、CTT都为1，均为计数状态，片(I)记到9时的CO端输出为1，片(II)的CP为低，下一个脉冲到达后，片(I)返回0，CO端产生上升沿，片(II)计入1。,95,注意：CO的特点:(1) 1001时，CO1，进位应发生在下降沿，异步时加反相器；(2) 若是可逆计数器C/B，做加法时，计到最大数时CO1，做减法时，计到全零时BO1。,96,当所设计计数器M不是素数时，M=N1N2,并且N1、N2都小于N时，则可采用级联法构成M进制计数器。,例：用两片74160构成M24进制计数器解：M N1N264 采用异步连接方式,两片计数器的状态转换图？,97,当所设计计数器M是素数时，M不能分解成N1N2形式，并且MN的情况,（1）将2片N进制计数器通过级联构成NN进制计数器，并且假定MNN。（2）通过整体清零或整体预置法，采用与MN情况相同的方法构成M进制计数器。,98,例: 用两片74160接成29进制计数器,由于29是素数，所以采用整体清零法或整体预置法。,99,M29的BCD码(0010)十位 ， (1001)个位,注意：片(II)不出现1001状态，CO无进位输出，门G1输出脉冲极窄，不适合作进位信号。进位由28译码输出。,100,整体简化状态转换图,0,1,2,26,27,28,29,过渡状态,101,过渡状态,102,方法2：整体置数法,译28，如置零。LD0。,工作可靠 ，进位信号可直接从门G引出。,103,无过渡状态,104,例6-4 用两片74290构成56进制计数器,用整体置零法构成56进制计数器的外部连接图,缺点：采用异步作用端设计电路都存在可靠性差的问题。,105,改进电路:,增加基本RS触发器使经译码后送R0(1) R0(2)的清零信号保持半个CP周期(高电平期间）, 从而可靠清零。,106,利用CC4516为可预置的4位二进制可逆计数器的特点，可以构成可编程分频器。,图中CC4516接成减法电路，借位输出端经反相器反馈到异步置数控制端LD， 当LD变为高电平时，把预置数据N=D3D2D1D0送入计数器，预置数不同，则分频系数不同。输出信号的频率为fO，则fOfi/N,107,两级可编程分频器,108,6.3.3 顺序脉冲发生器,在计算机和控制系统中，常常要求系统的某些操作按时间顺序分时工作，因此需要产生一个节拍控制脉冲，以协调各部分的工作。这种能产生节拍脉冲的电路叫做节拍脉冲发生器，又称顺序脉冲发生器(脉冲分配器)。顺序脉冲发生器可以分为计数器型和移位寄存器型两种 。,109,1.计数器型,该电路由计数器和译码器构成。n个触发器构成的计数器有2n个状态。在时钟脉冲作用下，计数器不断改变状态，经译码后在2n个输出端上每一时刻只有相应的一条输出线上出现高电平(或低电平)，其他输出线上均出现低电平(或高电平)。,110,由于各触发器本身的延迟时间不同，所带负载不同，各触发器翻转时刻不可能完全一致。因此采用同步计数器也有可能出现干扰脉冲。,111,2. 移位寄存器型顺序脉冲发生器,为了避免在译码过程中出现干扰脉冲，可采用环形计数器和扭环形计数器构成顺序脉冲发生器。,112,扭环形计数器构成的顺序脉冲发生器的逻辑电路图。,优点：没有竞争冒险译码有2个输入端, 其规律是“全0全1译两头，相邻0、1译出端”。,113,6.3.4 序列脉冲发生器,在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，通常把这种串行数字信号叫做