FPGA在SP6200中的应用

FPGA在SP6200中的应用 郭光胜2010 10 28 主要内容 1 6200总体概要2 FPGA在6200中的主要作用3 数据流程4 功能模块划分5 6200系统的硬件自检过程5 同步模块的设计 6200总体概要 作用SP6200TD SCDMARRMConformanceTestSet 即TD SCDMA终端无线资源管理一致性测试系统 用于TD终端的RRM一致性测试 系统能够完成TD SCDMA终端RRM性能相关的各项功能指标测试 包括TD SCDMA系统内不同小区间重选 切换 TD SCDMA和GSM系统间小区重选 切换等 6200总体概要 意义及应用RRM一致性测试主要验证被测终端的行为过程是否与协议一致 关系到终端在实际网络中的表现 这方面的性能直接影响网络服务质量和用户体验 如果采用实际网络设备搭建测试环境对终端进行测试的方法受外部环境影响大 存在测试成本较高 测试效率低 难于定量测量 出现问题难于复现等缺陷 SP6200可模拟真实网络复杂环境 构造不同应用场景 考察终端在不同场景中的小区注册 重选 切换性能及测量能力等RRM性能 应用于TD SCDMA终端认证机构 运营商验证 TD SCDMA芯片制造与手机设计 研发 TD SCDMA终端制造和TD SCDMA终端维修等领域中 6200总体概要 系统组成RRM一致性测试系统主要构成仪器为TD SCDMA系统模拟部分和GSM系统模拟器 配合其他仪器和配件共同组成测试系统 GSM系统模拟器 可以完成模拟GSM小区的任务 TD SCDMA系统模拟部分由系统仿真部分 SSP SystemSimulationPart 和无线接入部分 RAP RadioAccessPart 组成 两部分又分别可以叫做ProtocolUnit 协议处理单元PU和RadioUnit 无线接入单元RU 两组成部分间控制信号通过TCP IP接口通信 数据通过RocketI O接口通信 PU部分有六块基带板 来模拟六个小区 RU单元有一块基带板 该基带板与SSP的基带板完全相同 但内部的程序不同 其中 PU部分的六块基带板的FPGA程序是相同的 DSP程序有区别 RU部分FPGA程序与PU部分不同 不使用DSP程序 在具体使用时 RAP需要生成两个版本 基带自检中使用的回环版本 rrm loop bit 及正常使用时的正常版本 rrm bit 6200总体概要 SP6200板间连接示意图 以两个PU板为例 6200总体概要 6200当前的版本1 R4 一个RAP 与DSP上下行接口均为4x数据 SSP与RAP之间的上下行传输速率为24x 2 跨频段 两个RAP 分别于PU中的三个小区通信 两个基带板模拟一个小区 分别工作于不同的频段 与DSP上下行接口均为4x数据 SSP与RAP之间的上下行传输速率为4x 当前在同步设计中将R4与跨频段逐步合为一套代码 SSP与RAP之间的上下行传输速率为4x 3 R7 一个RAP 与DSP下行接口为1x数据 上行接口为4x数据 SSP与RAP之间的上下行传输速率为24x 4 三个版本的比较 FPGA在6200中的主要作用 总体作用FPGA主要完成射频数据与物理层数据的转换处理 传输控制 上行数据处理 接收到的终端信号通过射频传输至RAP后 对其进行滤波处理 速率转换后 送至物理层对数据进行相应的处理 下行数据处理 物理层 模拟基站的各个小区 发送数据进行数据合并及速率变换后发送至射频 后传输至终端 在上下行数据处理中 物理层通过与FPGA的接口同时完成了上下行数据的交互 RU部分主要是指与射频部分连接的基带板程序 完成LVDS接口数据的接收到MGT接口的传输 并将RF模块的主时钟传给后面的板子 并提供40ms的全局标志和外部的5msTrigger 同时完成上行 下行的滤波速率转换 PU部分主要是模拟小区 每块级联的基带板相当于一个小区 完成与物理层的交互 接收 发送数据给物理层 并调整各个板子间的同步 FPGA在6200中的主要作用 具体实现1 作为缓存实现与DSP之间的接口 完成与DSP的信息交互 2 实现Aurora用户接口 3 实现与射频的接收 发送接口 4 实现数字信号处理功能 如滤波 内插 抽取等 5 完成上述四部分功能的控制状态机 6200系统中的总体数据流程 6200系统中的数据流程FPGA与DSP的数据交互过程 在DSP与FPGA的数据交互中 FPGA作为DSP的从设备由DSP主动发起对其的读写操作 在写操作中 由DSP向FPGA发送数据 将6400 4chips 5ms的四倍速数据 的4x数据分为25个1024chips大小的包 每200us向FPGA发送一次 在读操作中 由FPGA向DSP发数据 每200us从FPGA读取一次 每次读取1024chips 利用5ms的时间组成6400 4chips的4x子帧数据 6200系统中的总体数据流程 FPGA与DSP的接口参数的意义1 200us 为FPGA发送给DSP的中断信号 对于4x数据 200us的数据即是半个DPRAM空间大小的数据 DSP每次对FPGA的读写都是以200us的数据为块单位来进行操作的 同时在DSP内部完成25个200us的块数据的组帧 来组成5ms的子帧 DSP根据每个200us的块号来完成正确的组帧 2 Rx Block 即接收的200us数据的块号 DSP根据该块号完成接收数据的正确组帧 并根据该块号产生5ms信号 6200系统中的FPGA数据流程 以两个模拟小区为例 FPGA功能模块划分 PU模块内FPGA设计 PU内各模块划分及作用 PU内主要有以下几个模块MGT收发模块上行 接收前一个板的数据并传给后面的板子 将此数据送给数据抽取模块 下行 接收后面板子的数据 完成与本板DSP数据的相加 送给前面的BBU板 DSP模块上行 接收4倍速数据 送给DSP 下行 将DSP送过来的4倍速数据 送给MGT模块处理 在MGT内完成合路 状态机模块产生DSP的收发DPRAM地址 地址offset FPGA同步设计中不用 以及状态 控制逻辑信号 抽取模块跨频段和当前的R4代码中没有作用 FPGA功能模块划分 RU设计 RU内FPGA设计 RU内各模块划分及作用 RU内主要有以下几个模块MGT收发模块上行 将RU板的数据传给PU板处理 同时完成24x到4x的速率转换 下行 将PU板传来的4倍速数据传给RU板进行内插滤波 3030接收模块将RF传来的LVDS数据信号转化为32bits的数据总线 同时完成对接收信号的滤波 滤波后数据通过MGT传输 3020发送模块将下行内插滤波的12mutidata转化为RF的LVDS信号 并产生其他辅助信号 RU内各模块划分及作用 RU内主要有以下几个模块 续 内插滤波模块完成4倍速到12倍速的内插滤波 状态机模块产生程序的地址 控制逻辑信号 并提供40ms全局复位信号及外部5mstrigger DCM模块将3030A输出时钟103 68MHz分频产生61 44M的时钟 作为FPGA的主时钟 DSP模块实际程序中并不会用到DSP部分 只是为了方便调试观察RU的收发数据 6200系统的硬件自检 基带自检基带自检是六个小区分别发送一组随机码 不经过射频 RAP侧的FPGA对数据做一个回环 各小区分别对接收数据和发送数据作比较 根据已定的判决准则和比较结果判断基带检测是否成功 各小区都有自己的小区区分码 也就是各小区发送码片中专用码片的第一个码字 它们各不相同 在接收到的码片中搜索某一小区的小区区分码 并将其定位 从而可以将各小区数据区分开来 通过小区区分码可以把接收到码片的各小区码字提取出来 然后与相应小区的发送码进行比较 如果两者完全相同 则系统正常 否则 系统有问题 射频自检 射频自检是一个小区将一组复数抽样信号经过射频后又接收回来 主控在射频端口做回环 然后对其做FFT 用FFT结果计算接收信号信噪比 验证是否符合要求 上行时延自检 上行时延检测是六个小区分别发送一组正交码 经射频后接收回来 各小区发送数据与接收数据作相关 计算出各小区峰值点相对首地址的偏移量 并将其写入DSP以纠正时延 同步模块的设计 同步的含义 下行同步是指各板完成相加时要求数据对齐相加 上行同步是指数据接收时 各板均能够将有效数据从零地址开始依次存储在RX DPRAM中 即保证各板接收RAM中的数据是对齐的 从而补偿掉各板数据在传输过程中的不同时延 设计需求在之前设计中 是通过DSP来调整发送及接收地址偏移的方式来调整上下行时延 但是由于在PU内上下行传输均是4倍速 因此DSP调整的最小精度只有1 4个chip 不能满足新的测试例的要求 因此改用FPGA来设计同步 以求更高的精度 总体思路使传输的数据中包含数据边界信息 在完成下行同步相加及上行存储时 均用该边界信息进行操作控制 从而实现SSP端各基带板的上下行同步 同步模块的设计 下行同步设计框图下行同步设计方法在下行的发送数据中携带同步信息 牺牲掉一位数据位 将16位宽度的I Q数据的最高位作为发送数据的帧头位 在传输至下一板时 将该帧头位作为同步缓存DPRAM的读出地址清零信号 从而完成两块板数据的同步相加 同步模块的设计 同步结果示意图 同步模块设计 上行同步设计框图上行同步设计方法参考下行同步设计的方法 采用在数据加入帧边界的方法 但上行数据来自于3030A 没法具体找到传输数据的起始位置 在此采用的办法是测出射频以及滤波的时延值 将下行的帧边界进行延时后加入到RU中3030模块的输出数据中 和数据一起经MGT传输至PU 在PU内