硬件描述语言与数字系统开发(第6章)-10

硬件描述语言与数字系统开发 第6章VHDL的并行语句 VHDL的信号赋值语句VHDL的进程 Process 语句VHDL的元件例化 Component 语句VHDL的块 Block 语句 VHDL的常用语句 VHDL分并行 Concurrent 语句和顺序 Sequential 语句两大类并行语句 Concurrent 并行语句之间值的更新是同时进行的 与语句所在的位置和顺序无关 并行语句总是处于进程 PROCESS 的外部 所有并行语句都是并行执行的 即与它们出现的先后次序无关 如when else语句顺序语句 Sequential 顺序语句总是处于进程 PROCESS 的内部 并且从仿真的角度来看是顺序执行的 如if then else语句 第6章VHDL的并行语句 并行语句1 构造体 并行语句2 并行语句3 signal signal 构造体组织结构 常用并行语句包括 信号赋值语句简单信号 条件信号 选择信号赋值语句进程 Process 语句元件例化 Component 语句块 Block 语句 信号赋值语句 信号赋值语句是VHDL最基本的描述形式并行信号赋值语句包括 简单信号赋值语句 SimpleSignalAssignments 条件信号赋值语句 ConditionalSignalAssignments 选择信号赋值语句 SelectedSignalAssignments 简单信号赋值语句 基本格式 目标信号 值或表达式举例 signala b c bit b 1 AFTER10ns a NOT b c axorb SimpleSignalAssignment ThesekindofstatementsareexecutedinParallel Entitytest1isport a b e inbit c d outbit endtest1 architecturetest1 bodyoftest1isbeginc aandb d e endtest1 body 条件信号赋值语句 基本格式 目标信号 表达式1WHEN条件1ELSE表达式2WHEN条件2ELSE 表达式n 举例 q cWHENselb 0 ELSEbWHENsela 0 ELSEa ConditionalSignalAssigments Theoutputgetthevaluewhentheconditionistruee g 2to1multiplexer Entitytest1isport in1 in2 sel inbit d outbit endtest1 architecturetest1 bodyoftest1isbegind in1whensel 0 elsein2 endtest1 body IfIwantmore 4to1Mux Onceagain youareduewithLanguagenotGraphic soitiseasy Entitytest1isport in1 in2 in3 in4 inbit sel1 sel2 inbit d outbit endtest1 architecturetest1 bodyoftest1isbegind in1whensel1 0 andsel2 0 elsein2whensel1 0 andsel2 1 elsein3whensel1 1 andsel2 0 elsein4 endtest1 body 选择信号赋值语句 基本格式WITH表达式SELECT目标信号 表达式1WHEN选择条件1 表达式2WHEN选择条件2 表达式nWHEN选择条件n 举例WITHselSELECTq aWHEN 00 bWHEN 01 cWHEN 10 dWHENOthers 注意 WITH SELECT WHEN语句必须指明所有互斥条件 即穷举 在上例中即 sel 的所有取值组合 假设 sel 的类型为 std logic vector 则取值组合除了00 01 10 11外还有0X 0Z x1 等 虽然这些取值组合在实际电路中不一定出现 但也应列出 因此在选择信号赋值语句中为避免麻烦可以用 others 代替其他各种组合情况 选择信号赋值语句 LIBRARYieee USEieee std logic 1164 all ENTITYcmpl sigISPORT a b sel INSTD LOGIC z OUTSTD LOGIC ENDcmpl sig ARCHITECTURElogicOFcmpl sigISBEGINWITHselSELECTz aWHEN 0 bWHEN 1 Z WHENOTHERS ENDlogic Std Logic数据类型的值包括 0 1 X Z SelectSignalAssignments Theoutputgetvaluewhenmatchingwiththeselecteditem Entitytest1isport a b inbit sel inbit c outbit endtest1 architecturetest1 bodyoftest1isbeginwithselselectc awhen 1 bwhen 0 endtest1 body IfIwantmorechoice Itiseasy Entitytest1isport in1 in2 in3 in4 inbit sel ininteger out1 outbit endtest1 architecturetest1 bodyoftest1isbeginwithselselectout1 in1when0 in2when1 in3when2 in4when3 Z whenothers endtest1 body 进程语句 VHDL中最重要的语句进程和进程语句之间是并行关系进程内部定义了一组连续执行的顺序语句基本格式 进程标号 PROCESS 信号敏感表 内部变量说明区 BEGIN 顺序语句段 ENDPROCESS 进程标号 基本语法 PROCESS sensitivitylist variabledeclarations BEGIN ENDPROCESS 关键字PROCESS后括号中的信号清单称为敏感表 它列举可激活进程语句的信号 唯有这些信号可激活进程 并引起进程语句的再次执行 关键字BEGIN把进程语句分为进程说明和进程语句两部分 进程说明在敏感表和BEGIN之间 对局部变量或进程内部参数进行说明 进程内不能说明信号 只能说明变量 进程语句部分在BEGIN和ENDPROCESS之间 进程内的所有语句都是按顺序一个接一个执行的 Examplewillbemoreclear Entitytest1isport a b sel1 sel2 inbit result outbit endtest1 architecturetest1 bodyoftest1isbeginprocess sel1 sel2 a b beginif sel1 1 thenresult a elsif sel2 1 thenresult b elseresult 0 endif endprocess endtest1 body Wait IcandothesamejoinwithConcurrentStatement IcandothesamejobwithConcurrentStatement LIBRARYieee USEieee std logic 1164 all ENTITYif caseISPORT a b c d INStd Logic sel INStd Logic Vector 1downto0 y z OUTStd Logic ENDif case ARCHITECTURElogicOFif caseISBEGINif label PROCESS a b c d sel BEGINIFsel 00 THENy a ELSIFsel 01 THENy b ELSIFsel 10 THENy c ELSEy d ENDIF ENDPROCESSif label case label PROCESS a b c d sel BEGINCASEselISWHEN 00 zzzzz 0 ENDCASE ENDPROCESScase label ENDlogic 进程语句举例1 进程语句举例2 PROCESS CLK BEGINIFCLK 1 THENQ D 利用进程的启动特性产生对CLK的边沿检测ENDIF ENDPROCESS 进程语句举例2 PROCESS CLK D BEGINIFCLK 1 电平触发型寄存器THENQ D ENDIF ENDPROCESS 进程语句举例3 libraryieee useieee std logic 1164 all useieee std logic arith all ENTITYcnt24ISPORT clr en clk instd logic qh ql outstd logic vector 3downto0 co outstd logic ENDcnt24 ARCHITECTUREBEHAVEOFcnt24ISBEGINprocess clk variableqh v ql v integer beginifclk eventandclk 1 thenifclr 0 thenqh v 0 ql v 0 co 0 elsifen 1 thenifql v 3andqh v 2thenco 1 qh v 0 ql v 0 elsifql v 9thenqh v qh v 1 ql v 0 elseql v ql v 1 co 0 endif endif endif qh conv std logic vector qh v 4 ql conv std logic vector ql v 4 endprocess endbehave 仿真结果 多个进程语句 PROCESS1 PROCESSn signal signal ARCHITECTURE Entitytest1isPort clk d1 d2 inbit q1 q2 outbit endtest1 architecturetest1 bodyoftest1isbeginProcess clk d1 beginif clk eventandclk 1 thenq1 d1 endif endprocess Process clk d2 beginif clk eventandclk 1 thenq2 d2 endif endprocess endtest1 body Entitytest1isPort clk d1 d2 inbit q1 q2 outbit endtest1 architecturetest1 bodyoftest1isbeginP1 Process clk d2 beginif clk eventandclk 1 thenq2 d2 endif endprocessp1 P2 Process clk d1 beginif clk eventandclk 1 thenq1 d1 endif endprocessp2 endtest1 body TwoProcesses 仿真结果 Thetwoprocessstatementexecuteinparallel Input1 Inputn Output1 Outputn 底层元件 底层元件 元件作为底层单元 通过元件声明 可在更高层次模块设计中被调用 元件声明可放在程序包中 也可在某个模块设计的结构体中声明 元件例化指的就是元件的调用 元件及元件例化 元件例化 元件例化由元件描述和元件配置两部分构成 元件描述 用于低层元件端口描述 放在构造体声明区COMPONENTPORT ENDCOMPONENT 元件配置 用于端口映射 将低层元件配置到设计实体中 PORTMAP 元件例化时的端口映射有两种方式 一是位置关联法 即映射时 本层端口或信号的位置应与在元件声明中所说明的低层元件的端口位置一致 二是名称关联法 即映射时 本层端口或信号的名称与在元件声明中所说明的低层元件的端口名称有一一对应关系 其格式为 PORTMAP 这种方法与位置无关 可随意书写 例化语句举例1 libraryieee useieee std logic 1164 all entityND2isport A B instd logic C outstd logic endND2 architectureARTND2ofND2isbeginC AnandB endARTND2 libraryieee useieee std logic 1164 all entityORD41isport A1 B1 C1 D1 instd logic Z1 outstd logic endORD41 architectureARTORD41ofORD41iscomponentND2port a b instd logic c OUTstd logic endcomponent signalS1 S2 std logic beginu1 ND2portmap A1 B1 S1 u2 ND2portmap A C1 C S2 B D1 u3 ND2portmap S1 S2 C Z1 endARTORD41 S1 S2 例化语句举例2 libraryieee USEieee std logic 1164 all ENTITYjcq 4ISPORT din clk INstd logic q OUTstd logic vector 1to4 ENDjcq 4 ARCHITECTUREbehaveOFjcq 4ISsignalq1 s q2 s q3 s q4 s std logic COMPONENTdttPORT d clk INstd logic q OUTstd logic ENDCOMPONENT BeginU1 dttPORTMAP din clk q1 s U2 dttPORTMAP q1 s clk q2 s U3 dttPORTMAP q2 s clk q3 s U4 dttPORTMAP q3 s clk q4 s q 1 q1 s q 2 q2 s q 3 q3 s q 4 q4 s ENDbehave q1 s q2 s q3 s q4 s 仿真结果 q1 s q2 s q3 s q4 s 例化语句举例3 libraryieee USEieee std logic 1164 all USEieee std logic arith all USEieee std logic unsigned all E