硬件描述语言与数字系统开发(第8章)-10

硬件描述语言与数字系统开发 第8章VHDL应用举例 带权表决器设计奇数分频器设计数控分频器设计计数 译码驱动 扫描显示电路串 并转换与并 串转换数字序列的产生与检测正弦信号发生器数字基带编码设计 libraryieee useieee std logic 1164 all useieee std logic arith all entityx3isport en instd logic d instd logic vector 9downto0 q outstd logic endx3 architeturebehaveofx3isbeginprocess en d variablen integerrange0to20 beginifen eventanden 1 thenn 0 ifd 9 1 thenn 2 foriin8downto0loopifd i 1 thenn n 1 endif endloop elsen 0 endif ifn 5thenq 1 elseq 0 endif endif endprocess endbehave 带权表决器的VHDL设计 奇数分频器的VHDL设计 LIBRARYieee USEieee std logic 1164 all USEieee std logic arith all ENTITYfp 11ISPORT clkin INstd logic clkout OUTstd logic ENDfp 11 ARCHITECTUREbehaveOFfp 11ISsignalq1 q2 integerrange0to20 signalqq1 qq2 std logic beginprocess clkin beginif clkin eventandclkin 1 thenif q1 10 thenq1 0 elsif q1 5 thenqq1 0 q1 q1 1 elseqq1 1 q1 q1 1 endif endif endprocess process clkin beginif clkin eventandclkin 0 thenif q2 10 thenq2 0 elsif q2 5 thenqq2 0 q2 q1 1 elseqq2 1 q2 q1 1 endif endif endprocess clkout qq1norqq2 ENDbehave 奇数分频器仿真波形 分频系数 11 数控分频器的VHDL设计 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYFPQISPORT CLKIN INSTD LOGIC D INSTD LOGIC VECTOR 7DOWNTO0 CLKOUT OUTSTD LOGIC ENDFPQ ARCHITECTUREoneOFFPQISSIGNALFULL STD LOGIC BEGINP1 PROCESS CLKIN VARIABLECNT8 STD LOGIC VECTOR 7DOWNTO0 BEGINIFCLKIN EVENTANDCLKIN 1 THENIFCNT8 11111111 THEN CNT8 D 当CNT8计数计满时 输入数据D被同步预置给计数器CNT8FULL 1 同时使溢出标志信号FULL输出为高电平ELSECNT8 CNT8 1 否则继续作加1计数FULL 0 且输出溢出标志信号FULL为低电平ENDIF ENDIF ENDPROCESSP1 P2 PROCESS FULL VARIABLECNT2 STD LOGIC BEGINIFFULL EVENTANDFULL 1 THENCNT2 NOTCNT2 如果溢出标志信号FULL为高电平 D触发器输出取反CLKOUT CNT2 ENDIF ENDPROCESSP2 ENDone 数控分频器仿真波形 分频系数 256 D 2 计数 译码驱动 扫描显示电路设计 上图所示是8位共阳数码管扫描显示电路 其中每个数码管的8个段 h g f e d c b a h是小数点 连在一起 低电平有效 8个数码管分别由8个选通信号k1 k2 k8来选择 高电平有效 被选通的数码管显示数据 例如 某一时刻 k3为高电平 其余选通信号为低电平 这时仅k3对应的数码管显示来自段信号端的数据 而其它7个数码管呈现关闭状态 若希望在8个数码管显示相应的数据 就必须使得8个选通信号k1 k2 k8分别被单独选通 与此同时 在段信号输入端加上欲对应显示的数据 随着选通信号的扫变 扫描频率 8 25Hz 实现扫描显示的目的 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYSCAN LEDISPORT CLK INSTD LOGIC 扫描时钟信号输入A1 A2 A3 A4 A5 A6 A7 A8 ININTEGERRANGE0TO15 SG OUTSTD LOGIC VECTOR 6DOWNTO0 段控制信号输出 g a BT OUTSTD LOGIC VECTOR 8DOWNTO1 位控制信号输出 k8 k1 ENDSCAN LED ARCHITECTUREoneOFSCAN LEDISSIGNALCNT8 STD LOGIC VECTOR 2DOWNTO0 SIGNALA INTEGERRANGE0TO15 BEGINP1 PROCESS CNT8 BEGIN 扫描译码显示电路的VHDL设计 CASECNT8ISWHEN 000 BTBTBTBTBTBTBTBTNULL ENDCASE ENDPROCESSP1 P2 PROCESS CLK BEGINIFCLK EVENTANDCLK 1 THENCNT8 CNT8 1 ENDIF ENDPROCESSP2 P3 PROCESS A 共阳数码管译码电路BEGINCASEAISWHEN0 SGSGSGSGSGSGSGSGSGSGSGSGSGSGSGSGNULL ENDCASE ENDPROCESSP3 ENDone 共阴数码管及其电路 CASEAISWHEN0 SGSGSGSGSGSGSGSGSGSGSGSGSGSGSGSGNULL ENDCASE Libraryieee Useieee std logic 1164 all Entityc bisPort clr din clk instd logic y outstd logic vector 4downto0 Endc b Architecturebehavofc bissignaltem std logic vector 5downto0 beginp1 process clk beginif clk eventandclk 1 thenifclr 0 thentem 000000 elsiftem 0 0 thentem din elsetem din 5位串 并转换的VHDL设计 5位串 并转换仿真波形 注意 串 并转换需延时输出 4位并 串转换的VHDL设计 libraryieee useieee std logic 1164 all useieee std logic unsigned all entityb cisport clr clk instd logic din instd logic vector 3downto0 y outstd logic endb c architechturebehavofb cissignaltem std logic vector 3downto0 signalnn std logic vector 1downto0 beginp1 process clk beginif clk eventandclk 1 thennn nn 1 endif endprocessp1 p2 process nn clr clk beginifclr 1 thentem 0000 elsif clk eventandclk 1 thenifnn 00 thentem din elsey tem 3 tem 3downto1 tem 2downto0 endif endif endprocessp2 endbehav 4位并 串转换仿真波形 分析波形 找出问题 修改完善 数字序列信号发生器的VHDL设计 libraryieee useieee std logic 1164 all entityxxisport cp res instd logic y outstd logic endxx architecturertlofxxissignalreg std logic vector 8downto0 signaln integerrange0to10 beginprocess cp res beginifres 1 theny 0 reg 111010100 elsifcp eventandcp 1 thenifn 8thenreg 111010100 n 0 elsen n 1 y reg 8 reg reg 7downto0 数字序列信号产生波形 当reg n定义为变量时 有何不同 请修改完善 数字序列检测器的VHDL设计 libraryieee useieee std logic 1164 all useieee std logic arith all useieee std logic unsigned all entitycxjcisport cp cx instd logic y outstd logic endcxjc architecturertlofcxjcistypestateis s0 s1 s2 s3 signaln state beginprocess cp cx beginifcp eventandcp 1 thencasenis whens0 ifcx 1 thennifcx 1 thennifcx 0 thennifcx 1 thennnull endcase endif endprocess endrtl 数字序列检测仿真波形 数字序列检测StateMachinaViewer 8位并行数据 0 个数检测器的VHDL设计 libraryieee useieee std logic 1164 all useieee std logic unsigned all entityzerojcisport clk clr instd logic d instd logic vector 7downto0 q outstd logic vector 2downto0 endzerojc architecturertlofzerojcisbeginprocess clk clr variablesd std logic vector 2downto0 beginifclr 0 thenq 000 elsifclk eventandclk 1 then ifd 0 1 thensd sd 1 endif ifd 1 1 thensd sd 1 endif ifd 2 1 thensd sd 1 endif ifd 3 1 thensd sd 1 endif ifd 4 1 thensd sd 1 endif ifd 5 1 thensd sd 1 endif ifd 6 1 thensd sd 1 endif ifd 7 1 thensd sd 1 endif q 8 sd endif sd 000 endprocess endrtl 8位并行数据 0 个数检测仿真波形 正弦波形产生电路设计 宏功能模块应用举例 正弦信号输出频率f f0 N 正弦波形产生电路设计要点 自顶向下子电路生成宏模块调用混合输入 正弦波形产生电路设计步骤 建立顶层设计项目编程创建子电路定制调用宏模块原理框图混合输入 libraryieee useieee std logic 1164 all useieee std logic arith all useieee std logic unsigned all ENTITYaddr cnt64ISPORT clr en clk instd logic addr cnt64 outstd logic vector 5downto0 ENDaddr cnt64 ARCHITECTUREBHAVOFaddr cnt64ISBEGINprocess clr en clk variableq64 v std logic vector 5downto0 begin ifclr 0 thenq64 v 000000 elsifclk eventandclk 1 thenifen 1 thenq64 v q64 v 1 elseq64 v 000000 endif endif addr cnt64 q64 v endprocess endbehave 定制LPM ROM 建立 mif格式文件 定制LPM ROM元件 LPM宏功能块设定 7 2 2定制初始化数据文件 7 2 3定制LPM ROM元件 选择data rom模块数据线和地址线宽度 选择使能 清零信号端子 调入ROM初始化数据文件并选择在系统读写功能 完成顶层设计 仿真波形输出 嵌入式逻辑分析仪获得的波形 数字基带信号的常用码型 单极性 NRZ 码 b 双极性 NRZ 码 c 单极性 RZ 码 d 双极性 RZ 码 e 差分码 f 交替极性码 AMI g 三阶高密度双极性码 HDB3 h 分相码 i 信号反转码 CMI 数字序列AMI编码设计 AMI码是传号交替反转码 在AMI码中 二进制码0用0电平表示 二进制码1交替地用 1和 1表示 其编码规则是将二进制消息代码 1 传号 交替地变换为传输码的 1 和 1 而 0 空号 保持不变 例如 数字序列100110000000110011 AMI码 100 1 10000000 1 100 1 1 AMI编码程序仿真波形 AMI编码VHDL程序 libraryieee useieee std logic 1164 all useieee std logic unsigned all entityamiisport clk inbit input inbit output1 outbit output2 outbit endami architectureaofamiisbeginprocess clk variablec bit 0 beginifclk eventandclk 1 thenifinput 1 then ifc 0 thenoutput1 1 output2 0 c notc elseoutput1 0 output2 1 c notc endif elseoutput1 0 output2 0 endif endif endprocess enda AMI译码程序及仿真波形 libraryieee useieee std logic 1164 all useieee std logic unsigned all entityamiymisport clk inbit input1 input2 inbit output outbit endamiym architectureaofamiymisbeginprocess clk beginifclk eventandclk 0 thenoutput input1orinput2 endif endprocess enda 第8章习题应用VHDL描述语句设计 1 分频系数为19 47 111的奇数分频器 2 分频系数为80 88 100 112的数控分频器 3 扫描驱动共阴数码管 显示字符 HELLO 4 01 序列的产生与检测电路 5 16位串行数据帧 1 个数检测 研究生大作业选题 1 参考P157 数控分频器 设计一个SPWM波形发生器 设开关频率 10KHz 2 参考P162 正弦信号发生器 设计一个三相正弦信号发生器 设信号频率 50Hz 3 参考P162 正弦信号发生器 利用双口RAM设计一个任意波形回放器 设信号频率 1KHz 4 参考P191 频率计电路 设计一个8位数码管显示频率计 设频率分辨率 1Hz 5 参考P191 频率计电路 设计一个4位数码管显示相位检测电路 设相位分辨率 1 6 参考P219 序列检测电路 设计一任意序列检测器 预置序列 右移串入 并出 9600b s 7 参考P219 ADC0809控制器 设计一个基于ADC0809的数据采集 存储模块 10kHz 256 8 参考P360 DDS信号发生器 设计一个多功能相 频可调信号源 信号频率 100Hz 10KHz 信号相位 0 180 9 参考P360 DDS信号发生器 设计一个载波移相调制CPS PWM信号发生模块 10kHz 5 10 参考P390 13 3 设计一个步进电机细分驱动控制器 32细分 11 参考P396 13 4 设计一个直流电机PWM控制器 10kHz 占空比0 1 0 9可调 12 参考课件内容 设计一个数字基带信号编码 解码模块 码元速率9600b s 13 参考课件内容 设计一个数字调制信号调制 解调模块 码元速率9600b s 实验内容 熟悉Quartus2的图形编辑器 库元件 设计单元的调用与连接 了解Quartus2的LPM编辑器 宏功能模块LPM的参数设置与调用 掌握Quartus2混合输入方式 底层模块 HDL 顶层综合 BLOCK 混合输入应用举例 256点正弦信号发生器设计与调试 应用VHDL设计一24进制计数器 并用2位共阴数码管扫描显示 阅读附1程序段 分析实体功能并观测其仿真波形 阅读附2程序段 分析实体功能并观测其仿真波形 实验二VHDL应用程序设计与分析 附1 VHDL程序 libraryieee useieee std logic 1164 all useieee std logic unsigned all entityexam1isport clkin instd logic kf instd logic vector 1downto0 clkout outstd logic endexam1 architectureoneofexam1isconstantd0 integer 0 constantd1 integer 100 signalkk integerrange0to10 beginp0 process kf begincasekfiswhen 00 kkkkkkkk 3 endcase endprocessp0 p1 process clkin kk variablecnt256 integerrange0to256 variableclkout0 clkout1 clkout2 clkout3 std logic variableq std logic vector 3downto0 beginifclkin eventandclkin 1 thencas