EDA实验—数字钟的设计

EDA 实验报告 班级 姓名 班级 姓名 学号 学号 实验四实验四 EDA 技术设计性实验技术设计性实验 数字钟的设计数字钟的设计 一 一 实验目的 实验目的 1 熟练地运用数字系统的设计方法进行数字系统设计 2 能进行较复杂的数字系统设计 3 按要求设计一个数字钟 二 二 实验要求实验要求 1 设计一个数字钟 2 具有时分秒计数显示功能 以24小时循环计时 3 具有清零 调节小时 分钟的功能 4 具有整点报时 整点LED灯花样显示 5 可清零 可调时 具有整点报时功能 三 三 设计原理设计原理 数字钟的基本工作原理 数字钟以其显示时间的直观性 走时准确性作为一种计时工具 数字钟的基本 组成部分离不开计数器 在控制逻辑电路的控制下完成预定的各项功能 数字 钟的基本原理方框图如下 分 分 分 分 分 分 分 分 分 分分 分 分 分 分 分 分 分 分 四 实验设备及器材 实验设备及器材 PC 机一台 GW48 教学实验系统一台 下载电缆一根 五 五 实验内容实验内容 1 工作原理简述 通过第一个 60 进制计数器进行计数 每计满 60 次 每秒一次 给送一个进位 CO 给下一 个 60 进制计数器 第二个计数器通过对 CO 的计数实现 0 到 60 分的计数 当第二个计数 器计满 60 次 CO1 便送出一个进位给 24 进制计数器 通过对 CO1 的计数可实现对 0 时到 24 时的计数 整点报时可以通过第二个计数器送出第一个进位 CO1 时开启蜂鸣器以实现 整点报时这一功能 时间的调整可以同个一个二选一器件来进行选通 可实现手动调时这 一功能 在设计过程中为了减少按键个数 用一个四位计数器来实现模式选择和手动调时 2 原理图构建如下 3 各模块程序 1 分和秒的 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY second IS PORT clk reset setmin STD LOGIC enmin OUT STD LOGIC daout OUT STD LOGIC VECTOR 6 DOWNTO 0 END ENTITY second ARCHITECTURE fun OF second IS SIGNAL count STD LOGIC VECTOR 6 DOWNTO 0 SIGNAL enmin 1 enmin 2 STD LOGIC BEGIN daout count enmin 2 setmin enmin enmin 1 or enmin 2 PROCESS clk reset setmin BEGIN IF reset 0 THEN count 0000000 ELSIF clk event and clk 1 then IF count 3 downto 0 1001 then IF count 1100000 then IF count 1011001 then enmin 1 1 count 0000000 ELSE count count 7 END IF ELSE count 0000000 END IF ELSIF count 11000000 then count count 1 ELSE count 0000000 END IF END IF END PROCESS END fun 2 小时的 LIBRARY IEEE use IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY hour IS PORT clk reset IN STD LOGIC daout out STD LOGIC VECTOR 5 DOWNTO 0 END ENTITY hour ARCHITECTURE fun OF hour IS SIGNAL count STD LOGIC VECTOR 5 DOWNTO 0 BEGIN daout count PROCESS clk reset BEGIN IF reset 0 THEN count 000000 ELSIF clk event and clk 1 THEN IF count 3 DOWNTO 0 1001 THEN IF count 100011 THEN count count 7 else count 000000 END IF ELSIF count 100011 THEN count count 1 ELSE count 000000 END IF END IF END PROCESS END fun 3 闹铃和 led 灯的 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY alert IS PORT clk IN STD LOGIC dain IN STD LOGIC VECTOR 6 DOWNTO 0 speak OUT STD LOGIC lamp OUT STD LOGIC END alert ARCHITECTURE fun OF alert IS SIGNAL count STD LOGIC SIGNAL count1 STD LOGIC BEGIN speak count lam