抢答器设计报告

抢答器设计报告抢答器设计报告 成员 成员 集成电路集成电路 1 学号 学号 通信工程通信工程 5 学号 学号 学学 院 院 通信工程学院通信工程学院 2012 年年 5 月月 21 日日 数字抢答器数字抢答器 一一 课题设计概述及原理课题设计概述及原理 1 预期实现功能 1 设计一个智力竞赛抢答器 可同时供 4 名选手或 4 个代表队参赛 他们的选号分别是 1 2 3 4 各 用一个抢答按钮 按钮的编号对应分别是 S1 S2 S3 S4 2 给节目主持人设置一个控制开关 用来控制系统 的清零和抢答器的开始 3 抢答器具有数据锁存和显示的功能 抢答开始 后 若有选手按动抢答按钮 编号立即锁存 并在 LED 数码管上显示出选手的编号 同时扬声器给出音 响提示 此外 要封锁输入电路 禁止其他选手抢答 优先抢答选手的编号一直保持主持人将系统清零为止 4 抢答器具有定时抢答的功能 且一次抢答的时 间可以由主持人设定 如 30 秒 当节目支持人启 动 开始 键后 要求定时器立即减计时 并用显示 器显示 同时扬声器发出短暂的声响 5 参加选手在设定的时间内抢答 抢答有效 定 时器停止工作 显示器上显示选手的编号和抢答时刻 的时间 并保持到主持人将系统清零为止 6 如果定时抢答的时间已到 却没有选手抢答时 本次抢答无效 系统短暂报警 并封锁输入电路 禁 止选手超时后抢答 时间显示器上显示 0 2 设计思路 二二 单元程序或原理图设计及分析单元程序或原理图设计及分析 1 顶层设计 原理图 原理图 VCC a91 INPUT VCC b90 INPUT VCC c89 INPUT VCC d88 INPUT VCC CLK50M INPUT VCC CLR25 INPUT VCC start INPUT speaker OUTPUT HA OUTPUT HB OUTPUT HC OUTPUT OB OUTPUT OA OUTPUT OC OUTPUT OD OUTPUT speaker13 OUTPUT OE OUTPUT OF OUTPUT OG OUTPUT A91 B90 C89 D88 CLK 50m CLR data 0 data 1 data 2 speaker lit4836 qiangdamokuai inst DATA 0 DATA 1 DATA 2 load0 CLK PAUSE button HA HB OA HC OB OC OD OE OF OG pin name ljt4836 miaobiao inst8 CLRN D PRN Q DFF inst1 AND3 inst3 NOT inst4 2 仿真波形 3 功能 功能 1 抢答 当正常工作时 下载后 会出现倒计时 10 秒的一 次初始化 同时 选显示管会显示 40 的字样 表示 有 4 各参赛选手 使拨动开关 B switch3 锁定开关置 于低电平 此时赋予选手开关按钮的权限 处于高电 频时 选手无权限 让选手 从左到右依次为 1 2 3 4 号 各按动按钮一次 以检测按钮功能 和提醒选手注意 此时 裁判按下 A switch1 让秒表 显示处于待命状态 00 抢答开始时 使开关 B 处于低电频 且使 A 产生 一个负脉冲 同时 宣布抢答 此后 当 4 位选手中 第一个按动按钮时 会响出一个声音 共 4 种声音 且 4 位选手的声音各不同 此时 时钟会停下 显 示按下第一个按钮的时间 同时 会显示选手号码 其他选手按下的数据将无效 从而 完成一次强答 2 检举 当有选手后于第一位按下按钮时 即视为出错 该抢答器具有检举该错选手的功能 三三 模块化分析模块化分析 1 显示模块 1 原理 A 功能 在工作正常的情况下 下令开始 并同时按下开关 会出现 0 9 8 7 6 5 4 3 2 2 0 的循环 显示字样 也就是 10 秒的倒计时 当选手按下一个 按钮就会暂停下来 从而实现一个循环 B 原理 本模块中 用到的主要模块有扫描模块 scan 1HZ 等分频模块 外加基本芯片和电路构成 扫描模块 scan 主要进行地址端 HA HB HC 和进行数据的通道选 择 以确保在每一时刻有正确的稳定显示 其中用到 了 74151 JK 等基本触发器和基本门电路 电路的连 接原理见原理图 如下 VCC CLK1K INPUT MULTIPLEXER GN C B A D5 D0 D1 D4 D3 D2 D6 D7 Y WN 74151 inst17 GND MULTIPLEXER GN C B A D5 D0 D1 D4 D3 D2 D6 D7 Y WN 74151 inst19 GND PRN CLRN K JQ JKFF inst PRN CLRN K JQ JKFF inst1 PRN CLRN K JQ JKFF inst2 VCC AND2 inst4 AND2 inst5 NOT inst6 AND2 inst7 HAHB HC HB HA D5 0 D4 0 D2 0 YO 0 O O data 0 HB HA D5 1 D4 1 D2 1 YO 1 O HC data 1 HC VCC Q2 3 0 INPUT VCC Q4 3 0 INPUT VCC Q5 3 0 INPUT VCC data 3 0 INPUT HEA OUTPUT HEB OUTPUT HEC OUTPUT A OUTPUT B OUTPUT C OUTPUT D OUTPUT MULTIPLEXER GN C B A D5 D0 D1 D4 D3 D2 D6 D7 Y WN 74151 inst21 GND MULTIPLEXER GN C B A D5 D0 D1 D4 D3 D2 D6 D7 Y WN 74151 inst23 GND D2 3 0 D4 3 0 D5 3 0 data 3 0 YO 2 YO 3 OO O data 2 HC HB HA D5 2 D4 2 D2 2 HC HB HA D5 3 D4 3 D2 3 data 3 HA HB HC YO 0 YO 1 YO 2 YO 3 波形如下 波形如下 2 1HZ 模块模块 A 功能 把班子自带的 50m 频率进行分频 得到 10kHz 1Hz 等频率 B 原理 通过用 74160 构造 5 分频 外加用 vhdl 写的 100 分 频器和基本电路 过程理解简单 原理图如下 原理图如下 显示模块顶层原理图为 显示模块顶层原理图为 PIN 22 VCC clk 50m INPUT PIN 100 1K OUTPUT div 50m 1HZ OUTPUT div 50M 2S OUTPUT 05HZ T4S OUTPUT 025HZ T8S OUTPUT 0125HZ T16s OUTPUT 10HZ OUTPUT COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst VCC GND NOT inst7 clkq div100 inst3 clkq div100 inst5 CLOCKQ1 2 Q2 4 Q3 8 Q4 16 Q5 32 div2 32 inst10 clkq div100 inst4 CLKDIV 6 DIV 6 inst27 ad ad VCC PAUSE button INPUT VCC DA0 INPUT VCC DA1 INPUT VCC DA2 INPUT OA OUTPUT OB OUTPUT OC OUTPUT OD OUTPUT OE OUTPUT OF OUTPUT OG OUTPUT HA OUTPUT HB OUTPUT HC OUTPUT BCD TO 7SEG LTN BIN A B RBIN C D OF OC OD OE RBON OA OB OG 74247 inst24 VCC NOT inst26 NOT inst27 NOT inst28 NOT inst29 NOT inst30 NOT inst31 NOT inst32 GND BCD COUNTER LDN A C B D GN CLK DNUP QA QB QD QC MXMN RCON 74190 inst18 BCD COUNTER LDN A C B D GN CLK DNUP QA QB QD QC MXMN RCON 74190 inst19 GND BCD COUNTER LDN A C B D GN CLK DNUP QA QB QD QC MXMN RCON 74190 inst21 CLKDIV 5 div 5 inst34 VCC CLRN D PRN Q DFF inst41 PRN CLRN TQ TFF inst1 PRN CLRN TQ TFF inst2 VCC CLRN D PRN Q DFF inst4 NOT inst6 AND3 inst7 NOT inst8 NOT inst5 NAND2 inst44 VCC PRN CLRN TQ TFF inst23 AND3 inst47 XOR inst50 NOT inst51 NOT inst52 AND3 inst53 NOT inst55 NOT inst56 AND4 inst57 CLKDIV 10 DIV 10 inst13 NOT inst59 BCD COUNTER LDN A C B D GN CLK DNUP QA QB QD QC MXMN RCON 74190 inst33 CLRN D PRN Q DFF inst35 Q2 3 0 Q3 3 0 Q4 3 0 Q5 3 0 DA 3 0 CLK1K HEA HEB HEC A B C D ljt 4836 scan inst clk 50m1K div 50m 1HZ div 50M 2S 05HZ T4S 025HZ T8S 0125HZ T16s 10HZ 1HZ inst9 AD AC Q5 0 Q5 1 Q5 3 Q5 2 PAUSE PAUSE PAUSE Q2 1 Q2 2 Q2 3 Q2 0 Q3 0 Q3 1 Q3 3 Q3 2 ab AA DA 0 DA 1 DA 2 DA 3 yijinqijiuahizanting AA AD AC 2 1 3 VCC CLK INPUT AD PAUSE yijinqijiuahizanting A C D B Q2 3 0 Q3 3 0 Q4 3 0 Q5 3 0 AD A B C D Q4 0 Q4 1 Q4 3 Q4 2 AD PAUSE 仿真波形图为仿真波形图为 3 语音模块 语音模块 1 原理 从 50m 频率产生 10k 的频率 再用对分配器置数 的原理 是一个电路实现 4 个分频器的效果 产生出 4 个不同的频率 选手的按键就是置数的开关 对应 有 4 个不同的数 00 01 11 10 原理图如下 原理图如下 当 a 0 b c d 1 时 32 的分频 VCC clk 50m INPUT VCC a INPUT VCC b INPUT VCC c INPUT VCC d INPUT clk 50m10kHZ div 50m 1HZ div 50M 2S 05HZ T4S 025HZ T8S 0125HZ T16s 10HZ 1K 1HZ inst COUNTER CLRN CLK ENP LDN A D ENT B C QD QC QB QA RCO 74161 inst9 NOT inst10 PRN CLRN TQ TFF inst11 VCCGND CLRN D PRN Q DFF inst13 ENCODER 5N 0N 1N 2N 3N 4N EIN 6N 7N A1N A0N A2N EON GSN 74148 inst14 VCC o o speaker OUTPUT 当 b 0 a c d 1 时 30 分频 当 c 0 a b d 1 时 28 分频 当 d 0 a b c 1 时 三三 芯片资料芯片资料 1 1 芯片芯片 74LS4874LS48 表表 1 1 74LS4874LS48 七段译码器功能表七段译码器功能表 2 芯片芯片 74LS148 表表 2 2 74LS148 真值表真值表 3 芯片芯片 74LS373 L 低电平 H 高电平 X 不定态 Q0 建立稳态前 Q 的电平 G 输入端 与 8031ALE 连高电平 畅通无阻低 电平 关门锁存 图中 OE 使能端 接地 当 G 1 时 74LS373 输出端 1Q 8Q 与输入端 1D 8D 相同 当 G 为下降沿时 将输入数据锁存 4 芯片芯片 74LS151 芯片 74LS151 为 8 选 1 数据选择器 五 五 74160 四四 总结总结 通过本次设计 使我们对基本芯片的了解又加深 了 熟悉了用 quartus2 的开发软件环境 对课本的理 论知识有进一步的掌握了 在设计的过程中 获得了 不少的经验和感悟 软件的时序和功能的仿真 是对设计的一个最好的 检验 从中可以学到许多的经验 使自己成长和进步 附 演示使用说明 注意事项 本抢答器是基于 quartus2 软件和 ALTER LB0 学习 板和一个扬声器为硬件基础设计的 编译下载后 在显示管上会出现 000040 的字样 这 时 需要分别对 4 个选手按钮从左到右各一次按一次 以检测