第三章硬件描述语言(VHDL)(3.9)

1 基本逻辑电路 组合逻辑电路 时序逻辑电路一组合逻辑电路设计简单门电路 编码器 译码器 加法器 多路选择器 三态门等 3 9基本逻辑电路设计 2 1 基本门电路 3 2 编码器设计一个8输入优先级编码器 y0级别最低 y7级别最高 输出为3位编码 4 方法1 利用if多选择语句自顶向下的优先特性 5 方法2 进程内为顺序语句 最先描述优先级最低 最后描述优先级最高 可实现优先级编码 6 方法3 利用条件赋值语句architecturebehaviorofpriorityisbeginvec 111 wheny7 1 else 110 wheny6 1 else 101 wheny5 1 else 100 wheny4 1 else 011 wheny3 1 else 010 wheny2 1 else 001 wheny1 1 else 000 wheny0 1 else XXX endbehavior 7 3 译码器译码器是编码器的逆过程 如3 8译码器 8 方法1 使用逻辑左移运算符libraryieee useieee std logic 1164 all useieee std logic unsigned all entitydecoderisport inp instd logic vector 2downto0 outp outstd logic vector 7downto0 enddecoder architecturertlofdecoderisbeginoutp 00000001 sll conv integer inp endrtl 9 方法2 使用process语句libraryieee useieee std logic 1164 all useieee std logic unsigned all entitydecoderisport inp instd logic vector 2downto0 outp outstd logic vector 7downto0 enddecoder architecturertlofdecoderisbeginprocess inp beginoutp 0 outp conv integer inp 1 endprocess endrtl 10 方法3 使用case语句实现 11 译码输出低有效 12 方法4 使用条件赋值语句 13 3 8译码器仿真结果 译码输出低有效 14 4 加法器带进位的4位加法器符号如下 Sum i a i b i cinC i 1 a i b i a i b i c i 15 方法1 用for loop语句实现 16 方法2 直接使用加法 函数 17 加法器仿真结果 18 5 多路选择器前面用if语句 case语句 条件赋值语句 选择赋值语句分别描述过4选1选择器 6 三态门及总线缓冲器VHDL语言通过指定大写的Z值表示高阻状态a std logic a bus std logic vector 7downto0 指定高阻状态如下 a Z a bus ZZZZZZZZ 19 1 三态门电路描述 20 三态门仿真结果 21 2 单向总线缓冲器 22 3 双向总线缓冲器 23 二时序逻辑电路设计触发器 寄存器 计数器 分频器 信号发生器等 一 时序电路特殊信号的描述时钟信号和复位信号1 时钟信号描述常用的描述方式 1 进程的敏感信号是时钟信号 在进程内部用if语句描述时钟的边沿条件 24 如 process clock signal beginif clock edge condition thensignal out signal in 其它时序语句 endif endprocess 25 2 在进程中用waituntil语句描述时钟信号 此时进程将没有敏感信号 如 processbeginwaituntil clock edge condition signal out signal in 其它时序语句 endprocess 26 注意 a 在对时钟边沿说明时 一定要注明是上升沿还是下降沿 b 一个进程中只能描述一个时钟信号 c waituntil语句只能放在进程的最前面或最后面 3 时钟边沿的描述时钟上升沿 clock eventandclock 1 时钟下降沿 clock eventandclock 0 27 2 触发器的复位信号描述1 同步复位 在只有以时钟为敏感信号的进程中定义 如 process clock signal beginif clock edge condition thenif reset condition thensignal out reset value elsesignal out signal in endif endif endprocess 28 2 异步复位 进程的敏感信号表中除时钟信号外 还有复位信号 如 process reset signal clock signal beginif reset condition thensignal out reset value elsif clock edge condition thensignal out signal in endif endprocess 29 二 常用时序电路设计1 触发器 Flip Flop 1 D触发器 30 异步置位 复位D触发器 31 同步复位D触发器 32 比较 异步置位的锁存器 Latch 33 libraryieee useieee std logic 1164 all entityt ffisport t clk instd logic q bufferstd logic endt ff architecturertloft ffisbeginprocess clk beginifclk eventandclk 1 thenift 1 thenq notq elseq q endif endprocess endrtl T Clk Q Q 2 T触发器 34 libraryieee useieee std logic 1164 all entityrs ffisport r s clk instd logic q qn bufferstd logic endrs ff architecturertlofrs ffisbegin process r s clk beginifclk eventandclk 1 thenifs 1 andr 0 thenq 0 qn 1 elsifs 0 andr 1 thenq 1 qn 0 elsifs 0 andr 0 thenq q qn qn elsenull endif endif endprocess endrtl S Clk Q Q R 3 RS触发器 35 2 寄存器8位串行输入 串行输出移位寄存器 z0 z1 z2 z3 z4 z5 z6 z7 z8 36 8位移位寄存器描述 结构描述 37 8位移位寄存器直接用信号连接描述 38 移位寄存器仿真结果 39 3 计数器计数器分为 同步计数器异步计数器 1 同步计数器同步计数器指在时钟脉冲 计数脉冲 的控制下 构成计数器的各触发器状态同时发生变化的计数器 40 带允许端的十二进制计数器 41 可逆计数器 加减计数器 42 可逆计数器仿真结果 43 例 六十进制 分 秒 计数器 44 45 60进制计数器仿真结果 46 2 异步计数器异步计数器又称为行波计数器 它的低位计数器的输出作为高位计数器的时钟信号 异步计数器采用行波计数 使计数延迟增加 计数器工作频率较低 描述异步计数器与同步计数器的不同主要体现在对各级时钟脉冲的描述上 47 例 由8个触发器构成的行波计数器 48 基本元件dffr的描述 49 采用元件例化描述8位行波计数器 50 8位行波计数器仿真结果 51 4 序列信号发生器 检测器1 01111110 序列发生器 52 53 仿真结果 54 2 序列信号检测器 检测 01111110 55 56 57 58 简洁的序列信号检测器 59 60 三存储器设计 1 ROM 61 62 2 SRAM 63