基于FPGA串行通信的实现

任务书学生姓名学号班级专业设计（或论文）题目基于FPGA的串行通信实现指导教师姓名职称工作单位及所从事专业联系方式备注设计（论文）内容：1.熟悉电子设计自动化，FPGA和VHDL语言；2.异步串行通信电路的FPGA实现；3.各主要模块设计；4.基于QuartsII6.0的环境下对各主要模块进行仿真；进度安排：3-7周：查阅资料；8-15周：总体方案设计，各模块设计，仿真；16-18周：撰写论文，准备答辩；主要参考文献、资料(写清楚参考文献名称、作者、出版单位)：1.潘松VHDL实用教程M成都电子科技大学出版社20002.黄智伟，王彦FPGA系统设计与实践M电子工业出版社20053.李洪伟，袁斯华基于QuartusII的FPGACPLD设计M电子工业出版社20064.刘皖FPGA设计与应用M清华大学出版社20065.侯伯亨VHDL硬件描述语言与数字逻辑电路设计西安电子科技大学出版社19996.陆海峰实现FPGA与PC的串行通信J，电子设计与应用2004.审批意见教研室负责人：年月日备注：任务书由指导教师填写，一式二份。其中学生一份，指导教师一份。摘要UART(即UniversalAsynchronousReceiverTransmitter通用异步收发器)是广泛使用的串行数据传输协议，UART允许在串行链路上进行全双工的通信。串行外设用到RS232-C异步串行接口，一般采用专用的集成电路即UART实现。如8250,8251,NS16450等芯片都是常见的UART器件，这类芯片己经相当复杂。有的含有许多辅助的模块(如FIFO,有时我们不需要使用完整的UART的功能和这些辅助功能，或者设计上用到了FPGA/CPLD器件，那么我们就可以将所需要的UART功能集成到FPGA内部。使用VHDL将UART的核心功能集成，从而使整个设计更加紧凑、稳定且可靠。本文应用EDA技术，基于FPGA器件设计与实现串行通信。主要工作如下：1、在异步串行通信电路部分完全用FPGA来实现。选用Altera公司的Cyclone系列的EP2C5T144C8来实现异步串行通信的接收、发送和接口控制功能。2、利用QuartsII6.0仿真工具对程序进行功能仿真和时序仿真，以验证设计是否能获得所期望的功能，确定设计程序配置到逻辑芯片之后是否可以运行，以及程序在目标器件中的时序关系。关键词串行通信；FPGA；VHDL语言I目录摘要.1第1章绪论.21.1引言.21.2研究背景与意义.3第2章设计要求与方案.42.1设计要求.42.2设计方案.4第3章FPGA与VHDL语言与串行通信介绍.53.1FPGA概述.53.2VHDL语言简介.63.3FPGA开发流程.73.4串行通信的基本概念.73.5异步串行通信.93.6同步串行通信.103.7并行通信.10第4章基于FPGA的串行通信设计与实现.114.1硬件设计.114.2MAX232介绍.114.3RS232介绍.124.4功能模块的设计.13总结.18致谢.19附录.20参考文献.25第0页第1章绪论1.1引言在近几年，随着微电子学和计算机科学的迅速发展，给EDA(电子设计自动化）行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA和嵌入系统的多种模式。可以说EDA产业已经成为电子信息类产品的支柱产业。EDA能蓬勃的发展的关键技术之一就是采用了硬件描述语言（HDL)描述电路系统，这也是计算机应用的一次重大突破，硬件描述语言的出现使电子系统的设计可以象C程序一样简单易学，从而让软件工程人员很容易了解硬件的设计。对于FPGA和CPLD开发而言，比较流行的HDL主要是VerilogHDL、VHDL、ABEL_HDL、AHDL等，其中VHDL和VerilogHDL因比较标准的发展方向而最终成为IEEE标准。但与VHDL相比Verilog有个最大的优点是：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，一般经过2到3个月的认真学习和实际操作就能掌握这种设计技术。并且完成同一功能它的程序条数一般仅有VHDL的1/3。当今社会是数字化社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师更愿意自己设计专用集成电路（ASIC)芯片，而且希望ASIC的设计周期尽可能短，最好是在实验里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件(FPLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件（CPLD)。FPGA具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。与门阵列等其它ASIC相比，它又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原第1页型设计和产品生产(一般在10000件以下)之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA。1.2研究背景与意义FPGA/CPLD是20世纪90年代发展起来的大规模可编程逻辑器件，随着EDA技术和微电子技术的进步，FPGA的时钟延迟可达到ns秒，结合其并行工作方式，在超高速、实时测控方面有非常广阔的应用前景；并且FPGA具有高集成度、高可靠性，几乎可以将整个设计系统下载与同一芯片，实现所谓片上系统，从而大大缩小其体积，因此一下FPGA/CPLD为代表的可编程逻辑器件受到了世界范围内广大电子设计工程师的普遍欢迎，应用日益广泛。在国外，FPGA的技术发展与应用已达到相当高的程度。在国内，FPGA技术发展十分迅速，然而与国外相比还存在较大的差距。本课题是使用FPGA代替传统的单片机和外围扩展芯片，利用串行通信相当成熟的技术，目的是加快电子设计者以及开发人员更好地学习和掌握FPGA技术，充分体会FPGA所带来的设计理念和应用前景。第2页第2章设计要求与方案2.1设计要求1电子设计自动化，FPGA和VHDL语言；2异步串行通信电路的FPGA实现；3各主要模块设计；4.基于QuartsII6.0的环境下对各主要模块进行仿真。2.2设计方案本设计的方案是：以MAX232作为发送器，MAX232有两个发送器，本设计只用其中一个发送器，另外一个发送器的输入端接地、输出端悬空。与PC连接的接口采用的是RS232-C接口的标准DB-9，FPGA作为控制核心，运用FPGA的可编程化简化硬件电路，脉冲由FPGA提供，所需信号脉冲容易得而且稳定，最后用基于Altera公司的FPGA器件Cyclone的EP2C5T144C8进行仿真实现。如图2-1所示：图2-1总体电路设计框图第3页第3章FPGA与VHDL语言与串行通信介绍3.1FPGA概述FPGA(现场可编程门阵列)是可编程逻辑器件，它是在PAL和GAL等逻辑器件的基础之上发展起来的。与以往的PAL和GAL等相比较，FPGA的规模比较大，可以替代几十甚至几千块通用IC芯片。这样的FPGA实际上就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。经过了十几年的发展，许多公司都开发出了多种可编程逻辑器件，比较典型的就是Xilinx公司和Altera公司的FPGA器件系列。尽管FPGA与其他类型PLD的结构各有其特点和长处，但概括起来是由三大部分组成的：二维的逻辑块阵列，构成了PLD器件的逻辑组成核心；输入/输出块，连接逻辑块的互连资源；连线资源，由各种长度的连线线段组成，其中也有一些可编程的连接开关，用于逻辑块之间、逻辑块与输入/输出块之间的连接。FPGA器件从结构上而言，其核心部分是逻辑单元阵列(LCALogicCellArray)，LCA是由内部逻辑块矩阵及周围的输人/输出模块IOB(Input/OutputBlock)组成，而其内部连线可编程内部互连资源PI(ProgrammableInterconnection)则占据逻辑块的行列之间，以及逻辑块与1/0块之间的通道。LCA的可编程逻辑块CLB(ConfigurableLogicBlock)和IOB的功能及其互连，是由存储器(如PROM,EPROM等)中的配置程序来控制的。综上所述，以Xilinx公司FPGA为例，基本结构主要由以下几个部分构成，如图3-1所示:1.可编程逻辑功能模块CLB2.可编程输入输出模块IOB3.可编程内部互连资源PI第4页图3-1FPGA的基本结构3.2VHDL语言简介硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层(从抽象到具体)逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化(EDA)工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。目前，这种高层次(high-level-design)的方法已被广泛采用。据统计，目前在美国硅谷约有9096以上的ASIC和FPGA采用硬件描述语言进行设计。硬件描述语言HDL的发展至今已有20多年的历史，并成功地应用于设计的各个阶段：建模、仿真、验证和综合等。VHDL是一种独立于实现技术的语言，它不受某一特定工艺的束缚，允许设计者在其使用范围内选择工艺和方法。为了适应未来的数字硬件技术，VHDL还提供了将新技术引入现有设计的潜力。VHDL语言的最大特点是描述能力极强，覆盖了逻辑设计的诸多领域和层次，并支持众多的硬件模型。具体而言，VHDL有一些特点：1.支持从系统级到门级电路的描述，同时也支持多层次的混合描述；描述形式第5页可以是结构描述，也可以是行为描述，或者二者兼而有之。2.既支持自底向上的设计，也支持自顶向下的设计;既支持模块化设计，也支持层次化设计；支持大规模设计的分解和设计重用。3.既支持同步电路，也支持异步电路;既支持同步方式，也支持异步方式。4.支持传输延迟，也支持惯性延迟，可以更准确地建立复杂的电路硬件模型。5.数据类型丰富，既支持预定义的数据类型，又支持自定义的数据类型。6.支持过程与函数的概念，有助于设计者组织描述，对行为功能进一步分类。提供了将独立的工艺集中于一个设计包的方法，便于作为标准的设计文档保存，也便于设计资源的重用。3.3FPGA开发流程一般FPGA的开发大体有如下几个步骤：其中最重要的显然是设计部分，因为产品的功能就是在设计上体现出来的;而仿真主要针对设计，采用EDA工具进行波形仿真，只有波形仿真通过才能说明设计的正确性与合理性；综合主要是将用HDL语言所作的硬件描述对应到FPGA芯片上的单位逻辑电路上；实现是将综合后生成的逻辑网表与具体的FPGA相适配；最终生成的位流文件通过某种下载途径下载到FPGA中。功率控制技术：支持开环，内环，外环等多种功率控制技术，内环采用1500Hz的快速功率控制，抗衰落性能更好，功率控制步长分别支持0.5dB，1dB，1.5dB，2dB多种情况，提高了功率控制的准确度。3.4串行通信的基本概念串行通信有两种基本的类型，一种是串行异步通信(简称异步通信)，另一种是串行同步通信(简称同步通信)。串行通信是把传输的数据一位一位地顺序传送的一种通信方式。因其需要的数据线少、传送距离长、可靠性高而广泛用于大量的外设与计算机之间的通信，如终端、打印机、磁盘等。但由于传送信息数据格式繁琐、传送速度慢、传送效率低、实时性差，而无法应用于高速实时数据通信。串行通信的数据传输方式有如下三种：设计输入下载实现代码综合功能仿真第6页1.单工(Simplex)方式单工方式只允许数据按一个固定的方向传送。采用这种方式时，就已经确定了通信方式中的一方为接收端，并且这种方式是不可改变的，如图3-2（a）。2.半双工(Half-Duplex)方式这种方式下的通信双方A和B都具有接收和发送能力。但通信线只有一条，因此在特定的时刻双方只能有一个发送而另一个接收或一方接收，另一方发送。决不允许A和B同时接收或同时发送，如图3-2（b）。3.全双工具有两条独立的通信线，一条专门用作发送，另一条为接收。这就克服了单工或半双工带来的A和B双方不能同时既发送又接收的缺点。因此，为保证实现全双工通信任务，A和B双方的串行接口必须具备一套完全独立的发送器和接收器。如图3-2所示：数据流向（c）全双工方式图3-2串行通信的数据传输方式3.5异步串行通信异步通信(ASYNDC-AsynchronousDataCommunication)主要指字符与字符之间的传送是完全异步的，而同一个字符的位与位之间是同步的。换句话说，两个字符之间的时间间隔是不固定的，而在同一个字符中相邻位的时间间隔是固定的。A发送器B接收器数据流向（a）单工方式A接收器发送器B接收器发送器（b）半双工方式数据流向A接收器发送器B接收器发送器第7页1.字符帧的传输格式使发送方在字符之间可按应用要求插入不同的时间间隔，即每一个字符的发送是随机的，这是异步通信的主要特点。2.每一个字符的传输开始总是以一个起始位为准，然后接收方与发送方保持同步(格式的统一)。通信双方可按应用需要随时改变通信协议，即改变数据位、奇偶校验位和停止位长度和数据传输率。3.在异步通信的数据流中，一个字符看作一个独立的信息单元，并且字符出现在数据流中的相对时间是任意的，接收端预先并不知道，每个字符一经发送。收发双方则以预先固定的时钟速率传送各位。因此，要有效进行异步通信，在CPU与外设通信之前，必须统一字符格式和波特率。4.异步通信的发送方和接收方之间允许没有共同的时钟，所以在异步通信中，收发双方取得同步的方法是采用在字符格式中设置起始位和停止位的办法。每一个字符传输开始总是以一个起始位为准，然后接收方和发送方保持同步。异步通信的格式如图3-3：图3-3异步通信格式从图中可以看出，串行异步通信的字符格式包括四个部分：起始位、数据位、校验位和停止位。1.起始位在一个字符中占1位，该位必须为0，表示一个字符的开始。2起始位之后是数据位，至少5位，最多为8位，由串行通信初始化程序设定，数据的排列方式是低位在前，高位在后。3.校验位排在有效数据位的后面，占1位，根据需要可选，可不选。奇偶校验用于有限差错检测。如果选择奇校验，则组成数据位和校验位的逻辑1的个数必须是奇数，否则传送出错(奇校验错)；选择偶校验，则组成数据位和校验位的逻辑1的个数必须是偶数，否则传送出错(偶校验错)。4.一个字符的最后是停止位，在没有校验位的情况下，它紧跟有效的数据位，第8页如果有校验位，则在校验位后面是停止位。停止位必须存在，表示一个字符的结束。停止位可以为I位、1.5位或2位，由编程决定。异步通信的这种由起始位开始，停止位结束所构成的一串二进制数称为帧(一个完整的字符)。从微观上看异步通信是一位一位传送，而从宏观上看，它又是一帧一帧传送的。一帧数据中的相邻位之间的时间间隔是相同的，而帧与帧之间的时间间隔又是随机的，即帧与帧之间可以有若干个空闲位。在没有数据传输期间，串行数据线上是逻辑高电平。3.6同步串行通信同步通信不像异步通信那样，靠起始位在每个字符数据开始时使发送和接收同步，而是通过同步字符在每个数据块传送开始时使收发双方同步，同步通信的特点是：1以同步字符作为传送的开始，从而使收发同步；2每位占用时间相同；3字符数据间不允许有间隙，当线路空闲或没有字符可发送时，发送同步字符。3.7并行通信并行通信是指将一个字节或一个字的各位同时进行传输的一种通信方式，它采用多根数据线并行传送信息，不要求有固定的格式，通信速度快，传输的信息率高，适合于近距离、高速信息传送。第9页第4章基于FPGA的串行通信设计与实现4.1硬件设计在串行通信中，普遍采用的是RS232-C接口的标准。RS232-C接口信号引脚的连接方式规定了25芯的D型连接器DB-25，本设计采用的是一个9芯的D型连接器DB-9，并且用常用的三线制接法，接地、接受数据和发送数据三脚相连。本设计硬件电路由三部分组成：FPGA串口接收模块、MAX232和DB-9。FPGA采用的是Altera公司的Cyclone系列的芯片。MAXIM公司的MAX232CPE是为满足EIATEA-232E的标准而设计的，具有功耗低、波特率高、价格低等优点。工作电源为+5V，外界电容仅为luF，为双组RS-232收发器。MAX232有两个发送器，本设计只用其中一个发送器，另外一个发送器的输入端接地、输出端悬空。图4-1FPGA串行通信整体硬件结构图CLK为同步时钟，RST是系统复位信号，WRN是发送数据启动信号，RND是接受数据启动信号，TXD是发送信号位，RXD接收信号位。异步数据接收过程可作为一个整体来实现，数据由DB-9的RXD端输入，经过MAX232进行电平转换由FPGA串口接收模块的RXD端进入，然后在串口接收模块内部对接收来得数据进行判断，并实现对FPGA输出信号的控制。4.2MAX232介绍MAX232芯片是美信公司专门为电脑的RS-232标准串口设计的接口电路,使用+5v第10页单电源供电。如图4-2所示：图4-2MAX232引脚内部结构基本可分三个部分：第一部分是电荷泵电路：由1、2、3、4、5、6脚和4只电容构成。功能是产生+12v和-12v两个电源，提供给RS-232串口电平的需要。第二部分是数据转换通道：由7、8、9、10、11、12、13、14脚构成两个数据通道。其中13脚（R1IN）、12脚（R1OUT）、11脚（T1IN）、14脚（T1OUT）为第一数据通道。8脚（R2IN）、9脚（R2OUT）、10脚（T2IN）、7脚（T2OUT）为第二数据通道。TTL/CMOS数据从T1IN、T2IN输入转换成RS-232数据从T1OUT、T2OUT送到电脑DP9插头；DP9插头的RS-232数据从R1IN、R2IN输入转换成TTL/CMOS数据后从R1OUT、R2OUT输出。第三部分是供电：15脚DNG、16脚VCC（+5v）。4.3RS232介绍通常RS-232接口以9个引脚(DB-9)或是25个引脚(DB-25)的型态出现，一般个人计算机上会有两组RS-232接口，分别称为COM1和COM2。下图是DB-9的详细情况：第11页图4-3RS232（DB-9)介绍4.4功能模块的设计4.4.1波特率发生器模块波特率发生器实际就是一个简单的分频器，可以根据给定的系统时钟频率和要求的波特率算出波特率分频因子。要产生9600波特率，要有一个不低于9600Hz的时钟才可以。为产生高精度的时钟，我选了6MHz（6M能整除9600）的晶振来提供外部时钟。当然，你也可以选其它频率的时钟来产生9600Hz的时钟。对于6MHz时钟，需要设计一个625进制的分频器来产生9600波特率的时钟信号。为完成3次采样，除了频率为9600Hz的接收时钟外，还要有一个3倍频的采样时钟。clkenClock1Clock3count625inst图4-4波特率发生器模块框图其中clk为6MHz的时钟；en控制波形的产生；Clock1为9600Hz的接收时钟；Clock3为3倍频的采样时钟。第12页图4-5波特率发生器原理图波特率发生器的测试程序（见附表），在QuartsII6.0的环境下进行仿真，得到仿真波形如图4-6：图4-6波特率发生器仿真波形在仿真图中clk为6MHz的时钟；en控制波形的产生；Clock1为9600Hz的接收时钟；Clock3为3倍频的采样时钟。4.4.2发送模块设计为简化发送电路设计的复杂性，采用的帧格式为：1位开始位+8位数据位+1位停止位，没有校验位，波特率为9600。根据采用的帧格式,需要发送的数据为10位第13页(1位开始位、8位数据位、1位停止位)，在发送完这10位后，就应该停止发送，并使发送端电平处于逻辑1，然后等候下次的发送。串行口每秒发送或接收数据的位数为波特率。若发送或接收一位数据需要时间为t，则波特率为1/t,相应的发送或接收时钟为1/tHz。发送和接收设备的波特率应该设置成一致，如果两者的波特率不一致，将会出现校验错或者帧错。图4-7发送模块框图其中，clk为6MHz的时钟，en控制波形的产生，Send_data(0to9)表示需要发送的数据帧，发送时，开始位Send_data(0)必须为逻辑0，停止位Send_data(9)必须为逻辑1，否者与硬件电路连接的设备接收到的数据会出现错误。在发送每一帧之前，首先给输入端en一个低电平脉冲，让电路复位(count置0)，然后开始发送。变量count在进程中用来记录发送的数据数目，当数据帧发送完后，发送端就一直发送停止位(逻辑1)。图4-8发送电路原理图发送模块的测试程序（见附表），在QuartsII6.0的环境下进行仿真，得到仿真波形如图4-9：第14页图4-9发送模块仿真波形在仿真图中，clk为6MHz的时钟，当给en一个低电平脉冲时开始发送数据，serial是发送数据的波形。4.4.3接收模块设计接收电路比发送电路要复杂，接收电路要时实检测起始位的到来，一旦检测到起始位到，就要将这一帧数据接收下来。为提高接收的准确性，减少误码率，每一位数据都用3倍频的波特率对数据进行采样，然后对3次采样结果进行判决：如果3次采样中至少有2次为高电平，则接收这一位数据被判决为高电平，否者，为低电平。为简化设计，帧格式仍然采用1位开始位+8位数据位+1位停止位。图4-10接收模块框图com是用来检测每一帧的起始位（即下降沿）的到来，clr是全局清零控制信号，Clock1为9600Hz的接收时钟；clock3为3倍频的采样时钟。Q0-9为数据位输出，Valid是用来输出到波特率发生器电路单元控制时钟的产生。第15页图4-11接收电路原理图接收模块的测试程序（见附表），在QuartsII6.0的环境下进行仿真，得到仿真波形如图4-12：图4-12接收模块仿真波形当发送数据为01101011时，接收到的数据为0（起始位）01101011（数据位）1（终止位），符合设计要求。第16页总结通过这次设计，学到了很多，对以前所学专业知识不足之处有了更深的掌握，提高我们的动手能力、设计能力和分析问题、解决问题的能力。了解了如何应用FPGA来实现串行通信，掌握FPGA应用设计的基本方法、设计思路、设计步骤以及调试运行等全过程，达到理论联系实际，学以致用的目的，为以后在工作中的工程设计奠定了良好的基础。学习到了如下几点:1.深入地学习了大规模可编程集成电路FPGA的知识，弄清楚了FPGA的物理特点、工作原理及其包含的硬件资源的数量和特点。确定了在进行电路设计时将要使用到的硬件资源类型。2.认真地学习了FPGA的开发软件的功能特点和具体的操作使用方法。研究了如何利用软件来快速、有效地实现硬件电路设计的方法。3.对支持系统级行为描述的VHDL和VerilogHDL语言的设计方法和设计思想进行了深入的学习和理解。第17页致谢在这里，我首先向我的指导老师姜莉老师致以深深的谢意，也感谢同班同学给我的帮助和鼓励，更感谢所有在毕业设计中帮助过我的老师和同学们。在整个毕业设计过程中，他们都给予了我极大的关心和帮助，并对我的毕业设计进行了悉心的指导。姜莉老师定期检查我的设计进度，对于设计中出现的问题都给我及时纠正，正是由于她的耐心指导，我才能顺利的完成整个设计。从她的身上我不仅学到了设计的思想，还学到了严谨的学风和敬业的精神。我感谢大学三年来所有教过我的四川信息职业技术学院的老师们，是他们传授了有用的专业知识给我，使我在整个毕业设计过程中能游刃有余的发挥，同时也感谢我们四川信息职业技术学院为我们提供了良好的学习环境，在此向他们致以深深的谢意。第18页附录附录一：波特率发生器程序libraryieee;useieee.std_logic_1164.all;entitycount625isport(clk,en:instd_logic;Clock1,Clock3:outstd_logic);endcount625;architecturecount625_arcofcount625isbeginprocess(clk,en)variablecount:integerrange0to625:=0;beginifen=0thenNUll;elsif(rising_edge(clk)thencount:=count+1;ifcount=625thenClock1=1;count:=0;elseClock1=0;endif;第19页if(count=100orcount=300orcount=500)thenClock3=1;elseClock3=0;endif;endif;endprocess;endcount625_arc;附录二：发送模块程序libraryieee;useieee.std_logic_1164.all;entityComisport(clk,en:instd_logic;Send_data:instd_logic_vector(9downto0);serial:outstd_logic);endcom;architecturecom_arcofcomisbeginprocess(clk)variablecount:integerrange0to9:=0;beginifen=0thencount:=0;第20页serial=1;elsifrising_edge(clk)thenifcount=9thenserial=Send_data(9);elseserial=Send_data(count);count:=co