基于CPLD的数字频率计的设计

任务书一、原始依据（包括设计或论文的工作基础、研究条件、应用环境、工作目的等。）1、工作基础：在掌握一定的控制器处理器的基础下，设计前级放大和整形电路，设计CPLD简单外围电路，设计分频电路；2、研究条件：Windows操作系统的PC机，Quartus-2软件等相关外设电路；3、开发工具：Quartus-2、电路图绘制软件AltiumDesigner，cadence；4、工作目的：熟练掌握CPLD的使用方法，编写门阵列，掌握PCB的制作工艺流程；二、参考文献1潘松，黄继业EDA技术与VHDL清华大学出版社，2006.112宋万杰，罗平CPLD技术及其应用西安电子科技大学出版社，2000.63童诗白清华大学模拟电路教材高等教育出版社出版，2005.64华成英模拟电子技术基础教程清华大学出版社出版，2006.25Electroniccircuitsandapplications.BernardGrob.GreggDivision,McGraw-Hill.1982.三、设计（研究）内容和要求（包括设计或研究内容、主要指标与技术参数，并根据课题性质对学生提出具体要求。）1、研究内容及实现目标：用放大器和CPLD制作数字频率计号实现功能如下：数字频率计最高可采集30兆的正弦信号，通过数码管进行显示当前频率。设计要求：（1）设计前级放大电路，和整形电路（2）电路设计，绘制出电路原理图，并进行PCB的设计。（3）软件实现：要求毕业论文中写出软件流程图，用Verilog语言编写程序。（4）功能演示，要求进行实物演示实现的功能。2、主要指标及技术参数：1.设计出最小系统的相关电路包括放大、整形模块、复位模块、相关接口。2.电源上应满足OPA657和CPLD的工作电压。3.设计控制系统的总体控制方案，分析数学模型。4.可以用数字频率计捕捉到正弦和方波信号，可以测量频率。指导教师（签字）年月日审题小组组长（签字）年月日摘要频率检测是电子测量领域最基本也是最重要的检测之一，所以测频方法的研究越来越受到重视，其中，对于高精度数字频率计的研究尤为广泛。本设计利用CPLD为核心器件，采用了等精度测量、编程等技术措施，在较宽的频率范围和幅度范围内对正弦信号和方波信号的频率、周期等参数进行测量，并由显示电路显示测量结果。该系统电路简洁、软件编写简单、调试难度低。该频率计利用等精度的设计方法，克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点。关键词：频率计；CPLD；小信号放大；整形ABSTRACTFrequencydetectionisoneofthemostbasicandmostimportantinthefieldofelectronicmeasurement,sotheresearchoffrequencymeasurementismoreandmoreattention.ThisdesignusingCPLDasthecoredevice,usingsuchasprecisionmeasurement,programmingandothertechnicalmeasures,withinawidefrequencyrangeandrangeofsinesignalandsquarewavesignalfrequency,cycleandotherparametersweremeasured,andthedisplaycircuittodisplaythemeasurementresults.Thesystemcircuitissimple,thesoftwareissimple,itisdifficulttodebug.Thedesignmethodofthefrequencymeterisusedtoovercomethedisadvantagethatthemeasuringprecisionofthefrequencymeterbasedonthetraditionalfrequencymeasurementprincipleisdecreasedwiththedecreaseofthemeasuredsignalfrequency.Keywords:Frequencymeter;CPLD;smallsignalamplification;shaping0目录第一章绪论.11.1数字频率计的发展现状及研究概况.11.2本课题研究背景及主要研究意义.11.3研究内容与要求.2第二章基于CPLD的数字频率计的硬件设计.32.1方案与论证.32.2前置电路.32.3控制模块.42.4显示控制模块.62.5按键电路.9第三章基于CPLD的数字频率计的软件设计.103.1软件开发语言及环境.103.2主程序流程.113.3按键扫描子程序.13第四章理论分析与计算.144.1宽带通道放大模块.144.2频率测量模块.144.3时间间隔测量.144.4提高仪器灵敏度措施.14第五章系统测试与结果分析.165.1测试条件与仪器.1615.2电路级联调试.165.3测试数据.175.4误差分析.19第六章总结与展望.206.1研究内容总结.206.2工作展望.20参考文献附录外文资料中文译文致谢0第一章绪论1.1数字频率计的发展现状及研究概况随着电子技术的飞速发展，各类分立电子元件及其所构成的相关功能单元，已逐步被功能更强大、性能更稳定、使用更方便的集成芯片所取代。由集成芯片和一些外围电路构成的各种自动控制、自动测量、自动显示电路遍及各种电子产品和设备。数字系统和数字设备已广泛应用于各个领域，更新换代速度可谓日新月异。在电子系统非常广泛的应用领域内，到处可见到处理离散信息的数字电路。供消费用的微波炉和电视、先进的工业控制系统、空间通讯系统、交通控制雷达系统、医院急救系统等在设计过程中无一不用到数字技术。数字电路制造工业的进步，使得系统设计人员能在更小的空间内实现更多的功能，从而提高系统可靠性和速度。数字频率计是现代通信测量设备系统中不可缺少的测量仪器，不但要求电路产生频率准确的和稳定度高的信号，而且能方便的改变频率。数字频率计主要实现方法有直接式、锁相式、直接数字式和混合式四种。直接式的优点是速度快、相位噪声低，但结构复杂、杂散多，一般只应用在地面雷达中。锁相式的优点是相位同步的自动控制，制作频率高，功耗低，容易实现系列化、小型化、模块化和工程化。直接数字式的优点是电路稳定、精度高、容易实现系列化、小型化、模块化和工程化。随着单片锁相式数字频率计的发展，锁相式和数字式容易实现系列化、小型化、模块化和工程化，性能也越来越好，已逐步成为两种最为典型，用处最为广泛的数字频率计。1.2本课题研究背景及主要研究意义测频一直以来都是电子和通讯系统工作的重要手段之一。高精度的测频仪和频率发生器有着广泛的市场前景。以往的测频仪都是在低频段利用测周的方法、高频段用测频的方法，其精度往往会随着被测频率的下降而下降。该测频仪利用直接式的测频原理，保证了整个测试范围内恒定的测试精度。在器件选择上，该测频仪采用Altera公司所生产MAXII系列之EPM1270T144CPLD芯片，它在Altera公司的第二代MAX结构基础上，采用先进的氧化物半导体1EZPROM技术制造的。可容纳各种各样、独立的组合逻辑和时序逻辑函数。可以快速而有效的重新编程，并保证可编程擦除100次。EPM1270里面的每个宏单元有一个可编程的“与”阵和固定的“或”阵，以及一个具有独立可编程时钟、时钟使能、清除和置位功能的可配置触发器。CPLD的各种功能块用Verilog语言描述实现。测频仪器性能也各不相同。该测频仪将CPLD的高速高可靠性，具有速度快、功能全、精度高等特点。1.3研究内容与要求1、研究内容及实现目标：用放大器和CPLD制作数字频率计号实现功能如下：数字频率计最高可采集30兆的正弦信号，通过数码管进行显示当前频率。设计要求：（1）设计前级放大电路，和整形电路（2）电路设计，绘制出电路原理图，并进行PCB的设计。（3）软件实现：要求毕业论文中写出软件流程图，用Verilog语言编写程序。（4）功能演示，要求进行实物演示实现的功能。2、主要指标及技术参数：1.设计出最小系统的相关电路包括放大、整形模块、复位模块、相关接口。2.电源上应满足OPA657和CPLD的工作电压。3.设计控制系统的总体控制方案，分析数学模型。4.可以用数字频率计捕捉到正弦和方波信号，可以测量频率。2第二章基于CPLD的数字频率计的硬件设计2.1方案与论证方案一：直接测频法。该方法由时钟信号形成闸门，对被测信号进行计数。当闸门宽度为1s时可直接从计数器读出被测信号频率。且CPLD的精度较高，误差比较小。方案二：倍频法。其实质是把频率测量范围分成多个频段，使用倍频技术，根据频段设置倍频系数，将经整形的低频信号进行倍频后再进行测量，对高频段则直接进行测量。倍频法较难实现。综上所述，通过对性价比、经济效益等方面进行比较得知，方案一符合本设计要求。2.2前置电路带宽前置放大模块方案一：直接选取可调增益的运放AD603来实现。优点是电路集成度高、结构简单。但是要手动精准控制，难度大，很难满足题目中带宽要求。方案二：采用宽带运放OPA690、THS421。级联后构成有源放大环节，其增益带宽积带均在500M以上，满足题目要求，但是其属于低电压的运放，不满足题目要求。方案三：使用OPA657作为前置放大。按照该芯片手册的说明，在+7倍增益时，OPA657的增益带宽积高达1.6GHz，是高增益带宽积、低扰动的电压反馈放大器。在能够保证带宽和精确度的情况下单级放大信号，完全满足题目中带宽要求。综上所述，选择方案三作为宽带放大模块的设计方案。整形模块方案一：使用比较器LM311构成的波形整形电路。LM311电压比较器可以运行在更宽的电源电压，开关电压高达50V，电流高达50mA。但是在高频时反应时间过慢，无法使用，方案二：用OPA657芯片构成的比较器对正弦信号进行整形。因其是高频比较器，故可以在设计要求的全频段内实现整形。综上所述，选择方案二作为整形的最佳方案。3宽带放大电路和整形电路设计OPA657结合了高增益带宽，低失真，电压反馈运算放大器具有低压噪声JFET输入级提供一个高精度的ADC非常高动态范围放大器（模数转换器）驱动或宽带阻的应用。光电二极管的应用能改善噪声和带宽使用这种失代偿，高增益宽带放大器。非常低的电平信号，可以在一个特殊的带宽和精度的单OPA657显著放大增益级。具有高增益带宽积为1.6-GHz大于10MHz信号带宽高达160V/V增益（44分贝）。非常低的输入偏置电流和电容支持这种性能，即使对于相对高的源阻抗。宽带光电探测器的应用得益于低噪声JFET输入的OPA657。JFET输入的贡献几乎没有电流噪声的同时对宽带应用，低电压噪声的要求也。低4.8纳伏/Hz输入电压噪声提供出色的输入灵敏度更高带宽的应用。下面的例子给出了一个总的等效输入噪声电流1.8PA/赫兹的频率超过10MHz的带宽。OPA657特性高增益带宽积为1.6GHz高带宽275MHz（G=10）转换率700V/S（G=10，V级）工作温度范围：-40为85低输入失调电压：250V低输入偏置电流：2帕低输入电压噪声：4.8纳伏/赫兹高输出电流：70毫安宽带放大电路和整形电路都是由OPA657来完成。其电路图如下所示。图2-1宽带放大电路图2-2整形电路42.3控制模块方案一：采用FPGA或CPLD进行控制。FPGA集成度较高，速度快，程序便捷。方案二：用STC89C52单片机控制整个系统。STC89C52单片机具有价格低廉、低功耗、设计简单等优点，但其精度差，稳定性低。综上所述，选择方案一作为控制模块的设计方案。CPLD的结构与功能介绍可编程逻辑器件是20世纪70年代发展起来的一种新型逻辑器件，它是大规模集成电路技术的飞速发展与计算机辅助设计、计算机辅助生产和计算机辅助测试相结合的一种产物，是现代数字电子系统向超高集成度、超低功耗、超小封装和专用化方向发展的重要基础。它的应用和发展不仅简化了电路设计，降低了成本，提高了系统的可靠性和保密性，而且给数字系统的设计方法带来了革命性的变化。该测频系统选用的CPLD器件是ALTERA公司所生产的MAX7000系列中的EPM1270。图2-4是EPM1270的结构框图。图2-3EPM1270结构框图CPLD的工作原理介绍测频法的基本原理如图2-5。在确定的闸门时间Tw内，记录被测信号的发5生变化周期数或脉冲个数Nx，则被测信号的频率为fx=Nx/Tw，通常闸门时间Tw为1s。图2-4测频法的基本原理系统组成原理如图2-5，输入信号为50MHz的基准时钟和1Hz99MHz的被测时钟，闸门时间模块的作用是对基准时钟进行分频，得到一个1s的闸门信号，作为8位十进制计数器的计数标志，8位数码管显示被测信号的频率。图2-5系统组成原理频率计的电路符号如图2-6，输入信号为基准时钟sysclk和被测试时钟clkin；输出信号为7段显示控制信号seg77:0和数码管地址选择控制信号scan7:0。基准时间闸门时间被测时钟八位十进制计数器数据处理与显示数码管显示模块6图2-6频率计的电路符号2.4显示控制模块LED数码管简介图2-7数码管引脚定义图图2-8数码管实物图如上图LED数码管（LEDSegmentDisplays）是由多个发光二极管封装在一起组成“8”字型的器件，引线已在内部连接完成，按发光二极管单元连接方式分为共阳极数码管和共阴极数码管。图2-9LED数码显示器内部电路其中共阳数码管是指将所有发光二极管的阳极接到一起形成公共阳极7(COM)的数码管。共阳数码管在应用时应将公共极COM接到+5V，当某一字段发光二极管的阴极为低电平时，相应字段就点亮。当某一字段的阴极为高电平时，相应字段就不。共阴数码管是指将所有发光二极管的阴极接到一起形成公共阴极(COM)的数码管。共阴数码管在应用时应将公共极COM接到地线GND上，当某一字段发光二极管的阳极为高电平时，相应字段就点亮。当某一字段的阳极为低电平时，相应字段就不亮。数码管的选用方案共阳数码管共阳端直接接电源，不用接上拉电阻，而共阴的则要，如此一来共阳数码管亮度较高。再者用芯片控制时，给芯片上电和复位后所有的I/O口都是高电位，如此一来只要一上电，电流经过数码管的位流向共阴至地，数码管就会亮，所以又每次编程序时都得把位控制端赋予低电平，太过麻烦，共阳端接电源，而位控制口又是高电位，则数码管不会亮，省去了每次编程赋值的麻烦，故在设计时采用共阳极数码显示管。由于二极管的管压降为2V，允许流经的电流范围为1mA5mA,对于共阳极数码管阳极为+5V，故电阻范围为0.6K3K，此设计选用了1K的电阻是电流达到中间值。七段数码管的驱动数码管需要的工作电流大，通常芯片的驱动电流较小，所以数码管会很暗，但是CPLD的IO口可以输出很大的电流，所以直接把数码管引脚和CPLD的IO口连接起来就可以驱动数码管。数码管和CPLDEPM1270的电路原理图如下图2-10和图2-11所示。图2-10数码管引脚电路原理图8图2-11CPLDI/O口引脚原理图2.5按键电路本系统设计有按键电路，实现不同图案的显示切换功能。在设计该按键控制电路时，会涉及到一个问题就是在按键按下过程中由于按下延时，会造成输入到CPLD的电平状态的波动，从而导致CPLD误判，可以采用电路滤波的形式，但是这样会增加电路的负责程度，这里采用的是软件消抖的方式，在按键按下时采用延时，再次判断是否按下，实际效果表明这样可以有效的防止误判，增加了系统的可靠性。本设计采用高电平检测方法，通过对CPLDI/O断开的检测，当检测到有高电平输入时，则认为是有按键按下，具体电路如图2-12所示。图2-12按键电路9第三章基于CPLD的数字频率计的软件设计系统的硬件电路是控制系统的基础和骨架，而软件设计就是系统的神经系统，只有在神经系统协调支配之下，整个系统才能有条不紊的运行，软件部分的实现是通过对CPLD的编程实现的，它是CPLD工作的重点，通过程序向硬件电路下达控制指令。因此，在CPLD中编写各个部分相应的驱动程序，才能使CPLD外接的电路实现其对应的功能，所以程序设计是非常重要的。CPLD通过编程对外围芯片的操作的依据是芯片的工作时序图，时序图是保证各个芯片同时协调工作的基本依据与行为法则，只有根据时序准确的执行命令才能实现芯片的功能。在了解了各个芯片的工作原理和工作条件后，即可开始程序的编写，编写时要根据实现的功能进行流程图的设计，程序流程图是编写程序的依据，也是对系统程序的一个全局考虑的过程，在流程图的指引下能够有条理性的完成程序的编写，避免程序某环节的忽略甚至错误。本章主要完成的是系统的软件设计，也是本次设计的重点所在。下面就开发语言和开发环境以及各个部分程序的设计做一个详细的阐述。3.1软件开发语言及环境VerilogHDL是一种硬件描述语言（HDL:HardwareDescriptionLanguage），10以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VerilogHDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由GatewayDesignAutomation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。Verilog能够成为标准化的硬件语言并获得广泛应用，因为它具有如下的优点：1.功能强大设计灵活。Verilog拥有强大的语言结构，可以用简洁的程序描述复杂的逻辑控制。为了有效地控制设计的实现，它具有多层次的设计描述功能，支持设计库和可重复使用的元件生成;支持层次化和模块化设计，同时，Verilog还支持同步、异步和随机电路设计。2.与具体器件无关。采用Verilog设计硬件电路时，并不需要首先确定使用哪种器件，当设计完成后，再根据消耗的资源，选择合适的器件。3.很强的移植能力。Verilog的移植能力非常强，它是一种标准的硬件描述语言。同一个设计的程序可以被不同的工具所支持，包括综合工具、仿真工具、系统平台等。4.强大的硬件描述能力。Verilog既可以描述系统级电路，又可以描述门级电路。描述方式既可以采用行为描述、寄存器传输描述，也可以用混合描述方式。同时，VHDL也支持惯性延迟和传输延迟，以便准确建立硬件电路模型。5.语法规范，易于共享。Verilog的语法非常规范，可读性极强。用VHDL编写的代码文件既可以是程序，也可以是文档。作为一种工业标准，VerilogL易于共享，适合大规模协作开发。11图3-1QuartusII软件开发系统界面图本系统采用的是应用非常广泛的Altera公司所生产MAXII系列之EPM1270T144CPLD芯片,故采用Altera的QuartusII可编程逻辑软件。它是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。AlteraQuartusII作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。该软件的编辑界面如图3-1所示。该编译器界面友好，继承了Windows系统中的操作习惯，因此，具体操作就不介绍。3.2主程序流程在本测频系统中，对标准频率信号和被测信号进行测试功能的工作由CPLD来完成。系统的主程序设计主要完成系统初始化、循环扫描、计数器判断、输出显示等功能。系统初始化过程主要包括了此时CPLD/FPGA器件内部的各类寄存器复位，让I/O引脚为使器件正常工作做好准备。如图3-2所示为主程序控制流程图，系统开机上电后，经过初始化过程进入程序执行阶段，首先需要检测开始按键是否按下，如果按下开始按键则需要循环等待被测信号，判断计数器是否达到1秒，如果达到1秒了输出显示的值，然后计数器清零。如果没有达到1秒则计数器进行加1，实时检测按键信号，如果没有按键信号则循环扫描，如果检测到按键信号则结束显示工作。12图3-2主程序流程图3.3按键扫描子程序在设计频率计系统过程中的开始和结束时需要使用到按键，这里采用的是普通机械式按键，即CPLD通过检测连接按键端口的电平状态来判断按键是否按下，这里涉及到一个问题就是在按键按下过程中由于按下延时，会造成输入到CPLD的电平状态的波动，从而导致CPLD的误判，可以采用电路滤波的形式，但是这样会增加电路的复杂程度，这里采用的是软件消抖的方式，如图3-3所示的流程图，在按键按下时采用延时，再次判断是否按下，实际效果表明这样可以有效的防止误判，增加了系统的可靠性。13初始化按键按下？延时消抖YNY开始按键按下？处理程序N图3-3键盘扫描子程序流程图第四章理论分析与计算4.1宽带通道放大模块OPA657的增益带宽积B为：BWAv=B式（4-1）（1）式中，BW为带宽值、Av为增益倍数、B为常数，显然，增益带宽积只与带宽值与增益倍数有关。144.2频率测量模块测量误差主要由两种因素构成，计数误差和参考晶体振荡的误差，即f/f=（N/N）+(fr/fr)=（Nfr/Mf）+（fr/fr）式（4-2）4.3时间间隔测量利用游标法对时间间隔进行测量。时间间隔测量的原理框图示于图4-3，设脉冲的计数值为N,则有TN=NTc式（4-3）在测量时,由于时间闸门的开启时刻和计数脉冲之间的时间关系是不相关的,即它们在时间轴上的相对位置是随机的,因此,计数器所计得的数存在量化误差。设t1为闸门开启时刻至第一个计数脉冲前沿的时间(设计数脉冲前沿计数器翻转计数),t2为闸门关闭时刻至下一个计数脉冲前沿的时间,所以有Tx=NTc+t1-t2=N+(t1-t2)/TcTc式（4-4）N=(t1-t2)/Tc式（4-5）图4-1时间间隔测量的原理框图4.4提高仪器灵敏度措施通过反复地修改测试，由设计综合利用如下三种提高仪器灵敏度的措施来降低信号频率测量时的干扰：（1）电源隔离，各级供电采用磁珠隔离，输入级和功率输出级采用隔离供电；（2）将输入部分通过低噪声低温漂的高速运算放大器，减小前级噪声引入；终止信号C时标fc起始信号B终止触发器起始触发器门控电路计数器主闸门15（3采用稳压电源供电，加入去耦滤波电容；16第五章系统测试与结果分析5.1测试条件与仪器测试条件：检查多次，仿真电路和硬件电路必须与系统原理图完全相同，并且检查无误，硬件电路保证无虚焊。测试仪器：DDS函数信号发生器（TFG3150L150MHz)；数字万用表MS8265；可编程直流稳压电源；频率计（100MHz）。5.2电路级联调试电路板做好后，不能急着上电，因为有可能存在一些问题，比如短路和断路。如果上电前不好好检查一遍，上电后有可能造成整个系统的损害，或者不能正常工作。所以在上电前，把电路板的连线测量好再上电，可以事半功倍。否则到时有一点小问题，都有可能耽误很长时间。特别是当元器件都焊接好后，有些情况下要对连线进行修改是非常困难的。首先用万用表（用的是数字万用表）测，打到二极管档，测量各线路和短路和断路情况。二极管档有个好处就是，数字万用表一般内带有蜂鸣器，二极管档当测得阻值很小时，会触发蜂鸣器鸣叫。因此，当用二极管档测线路时，若有短路现象，则会听到蜂鸣器鸣叫。这样在测量时，就不用一边测一边看万用表了，从声音有无即可判断线路是否正常。经过用万用表测量，板子没有任何线路存在问题。因此，可以放心上电进行调试。上电后，检测各个模块供电是否正常。不正常则找原因解决之。检查无误后将二级级联，整体测试，初步得出结果，再将电路进行固定，调整布局，进行指标测量及电路参数修改，最后进行调试。系统的联合调试:在各个单元电路调试好后即可进行系统联调。如图5-1所示就是本次设计的最终级联调试图图5-1级联调试图175.3测试数据测试时先要确保电源输入稳定，供电电压在要求范围内，本系统所使用的CPLD和其他功能模块所需的供电电压为5V，所以给系统供电的直流电源电压要确保稳定在5V左右；检查电路连接无误后，给系统上电，在函数信号发生器上输入待测波形和待测频率，对比数码管上的数字是否和函数信号发生器上面的一直，并记录下来。表5.3是记录的被测信号和测量信号的数值频。表5.1频率测量表信号类型被测信号频率/Hz被测信号电压有效值/mv测量频率/Hz测量周期/s绝对误差/Hz相对误差/%正弦波100.00005099.00000.10000.01150.0115正弦波10.0000K509.9988k0.10000.0012LK0.0001正弦波1.0000M50999.9847k0.0010m0.0153M0.015正弦波10.0000M509.9936M0.10000.0064M0.0006方波500.0000500499.99730.00200.00270.0005方波50.0000k50049.9834k0.0200m0.0166K0.0332方波5.0000M5004.9856M0.20050.0150M0.0030测试分析通过表格，可以清楚地看出当信号频率变化时，频率、周期、时间间隔、占空比的变化满足测试要求。本次设计满足要求。如图5-2、5-3所示为输入100Hz方波测量的电路数据实物图。图5-2函数信号发生器产生100Hz方波18图5-3本次设计测量数值实物图如图5-4、5-5所示为输入25MHz正弦波测量的电路数据实物图图5-4函数信号发生器产生25MHz正弦波19图5-5本次设计测量数值实物图综上可观察到系统可稳定的测量出频率数据，证明了本课题软硬件设计的正确性。5.4误差分析经过分析，本次设计的等精度频率计在测量时产生的误差主要来自于模块与模块之间级联时产生的误差和CPLD计数器带来的误差。我们可以在电路连接时用同轴线代替杜邦线来减小误差。也可以增大晶振频率来扩大测频范围，而且可以提高测频精度。20第6章总结与展望6.1总结在本次设计是一个基于CPLDEPM1270的数字频率计的设计，现在基于频率计的设计有很多，本次才用了功能比较强大的EPM1270作为本次设计的主控芯片，摒弃了以往大家习惯用单片机做频率计的方法。本次设计首先以能够实现测频率为基础，在能够简单测频率的基础上加上了前置电路，在选择前置电路的过程中遇到了许多的麻烦，选择了很多的芯片，最后经过挑选，最后选择了OPA657，通过测试了很多芯片的性能，也对其他的放大器有了更深刻的了解。在后面的调试过程中也遇到了一些困难，有些高频信号测试不怎么准确，最后经过排查电路，检测软件，和试凑的方法解决了问题，把前置电路的杜邦线改为同轴线，从而减少噪声。通过本次的设计同时也对CPLD有了更深刻的了解，更加熟练掌握了Quartusii软件的使用。最终电路经实际测试检验，性能稳定可靠，精度符合预期要求。随着电子技术的进步，运算放大器的集成化和处理能力也在不断地提高，可进一步提高其频率带宽和测量精度。6.2展望本次设计除了基本的测量频率之外还可以测量一些高频信号，还可以测量一些小信号，不足之处在于电路板不是用软件画的，都是通过洞洞板手工焊接可能给信号带来一些干扰，高频信号容易失真。测量高频信号有待优化一下。参考文献1阎石主编.数字电子技术.M北京：高等教育出版社.20062谭会生.张昌凡.EDA技术及应用.M西安：西安电子科技大学出版社.20013潘松.黄继业.EDA技术与VHDL.M北京：清华大学出版社.2006.114杨志忠著.数字电子技术.M北京：高等教育出版社.2001.15童诗白.华成英主编.模拟电子技术基础.M北京：高等教育出版社.20076赵世强等编.电子电路EDA技术.M西安：西安电子科技大学出版社.2002.57肖景和著.数字集成电路应用精粹.M北京：人民邮电出版社.2002.68宋万杰.罗平.CPLD技术及其应用.M西安：西安电子科技大学出版社.2000.610基于运算放大器和模拟集成电路的电路设计M.西安：西安交通大学出版社.200411李忠波.袁宏等著.电子设计与仿真计数.M北京：机械工业出版社.2004.712徐大诚等.微型计算机控制技术及应用.M北京：北京高等教育出版社.200313Electroniccircuitsandapplications.BernardGrob.GreggDivision,McGraw-Hill.1982.14Electrons.A.L.Kitaigorodsky.MirPub.1981.15ElectricalengineeringA.S.KasatkiTranslatedfromtheRussianbyBorisV.Kuznetsov.Mir.1983.附录：附录1：CPLD主程序如下：modulecymometer(seg7,scan,sysclk,clkin);output6:0seg7;output7:0scan;inputsysclk;/20MHzsysclkinputclkin;/inclkreg6:0seg7;/7sdataled(abcdefg)reg7:0scan;/8sdataledplacereg25:0cnt;reg0:0clk_cnt;reg3:0cntp1,cntp2,cntp3,cntp4,cntp5,cntp6,cntp7,cntp8;reg3:0cntq1,cntq2,cntq3,cntq4,cntq5,cntq6,cntq7,cntq8;reg3:0dat;/0.5HzFrequencyDivideralways(posedgesysclk)beginif(cnt=26b10_1111_1010_1111_0000_1000_0000)/25b1_0111_1101_0111_1000_0100_0000=25000000(25b1001100010010110100000000=20000000)beginclk_cnt=clk_cnt;cnt=0;endelsebegincnt=cnt+1;endend/countingin1salways(posedgeclkin)beginif(clk_cnt)begincntp1=cntp1+1;if(cntp1=b1001)begincntp1=b0000;cntp2=cntp2+1;if(cntp2=b1001)begincntp2=b0000;cntp3=cntp3+1;if(cntp3=b1001)begincntp3=b0000;cntp4=cntp4+1;if(cntp4=b1001)begincntp4=b0000;cntp5=cntp5+1;if(cntp5=b1001)begincntp5=b0000;cntp6=cntp6+1;if(cntp6=b1001)begincntp6=b0000;cntp7=cntp7+1;if(cntp7=b1001)begincntp7=b0000;cntp8=cntp8+1;if(cntp8=b1001)begincntp8=b0000;endendendendendendendendendelsebeginif(cntp1!=b0000|cntp2!=b0000|cntp3!=b0000|cntp4!=b0000|cntp5!=b0000|cntp6!=b0000|cntp7!=b