verilog语法心得

verilog语法学习心得1.数字电路基础知识： 布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计2.数字系统的构成： 传感器 AD 数字处理器 DA 执行部件3.程序通在硬件上的执行过程： C语言(经过编译)-该处理器的机器语言(放入存储器)-按时钟的节拍，逐条取出指令、分析指令、执行指令4.DSP处理是个广泛概念，统指在数字系统中做的变换(DFT)、滤波、编码解码、加密解密、压缩解压等处理5.数字处理器包括两部分：高速数据通道接口逻辑、高速算法电路逻辑6.当前，IC产业包括IC制造和IC设计两部分，IC设计技术发展速度高于IC设计7.FPGA设计的前续课程：数值分析、DSP、C语言、算法与数据结构、数字电路、HDL语言 计算机微体系结构8.数字处理器处理性能的提高：软件算法的优化、微体系结构的优化9.数字系统的实现方式： 编写C程序,然后用编译工具得到通用微处理器的机器指令代码，在通用微处理器上运行(如8051/ARM/PENTUIM) 专用DSP硬件处理器 用FPGA硬件逻辑实现算法，但性能不如ASIC 用ASIC实现，经费充足、大批量的情况下使用，因为投片成本高、周期长10.FPGA设计方法： IP核重用、并行设计、层次化模块化设计、top-down思想 FPGA设计分工：前端逻辑设计、后端电路实现、仿真验证11.matlab的应用： matlab中有许多现成的数学函数可以利用，节省了复杂函数的编写时间 matlab可以与C程序接口 做算法仿真和验证时能很快生成有用的数据文件和表格 DSP builder可以直接将simulink模型转换成HDL代码，跳过了中间的C语言改写步骤12.常规从算法到硬件电路的开发过程： 算法的开发 C语言的功能描述 并行结构的C语言改写 verilog的改写 仿真、验证、修正 综合、布局布线、投入实用13.C语言改写成verilog代码的困难点： 并行C语言的改写，因为C本身是顺序执行，而不是并行执行 不使用C语言中的复杂数据结构，如指针 目前有将C语言转换成verilog的工具？14.HDL HDL描述方法是从电路图描述方法演化来的，相比来说更容易修改 符合IEEE标准的有verilog HDL和VHDL VHDL由美国国防部开发，有1987和1993两个版本 verilog由cadence持有，有1995、2001、2005三个版本 verilog较VHDL更有前景：具有模拟电路描述能力、不仅可以开发电路还可以验证电路、门级以下描述比VHDL强 RTL级和门级的综合已经成熟，主要是注意行为级的综合结果，使用可综合的编程风格 SYSTEM VERILOG是VERILOG的一种延伸15.IP核的应用： 软核soft core： 功能经过验证的、可综合的、实现后门数在5K以上的HDL代码 固核firm core： 功能经过验证的、可综合的、实现后门数在5K以上的电路结构编码文件，如edif，不可更改 硬核hard core: 功能经过验证的、可综合的、实现后门数在5K以上的电路结构版图，已带工艺参数，不可更改16.HDL语言综合后得到EDIF，这是一种标准电路网表 EDIF经过具体工艺库匹配、布局布线、延时计算后得到网表 EDIF不可更改，作为固核存在17.verilog特点： 区分大小写，所有关键字都要求小写 不是强类型语言，不同类型数据之间可以赋值和运算 /是单行注释 可以跨行注释 描述风格有系统级描述、行为级描述、RTL级描述、门级描述，其中RTL级和门级别与具体电路结构有关，行为级描述要遵守可综合原则 门级描述使用门级模型或者用户自定义模型UDP来代替具体基本元件，在IDE中针对不同FPGA器件已经有对应的基本元件原语18.verlog语法要点： module endmodule之间由两部分构成：接口描述和逻辑功能描述 IO端口种类： input output inout 相同位宽的输入输出信号可以一起声明， input3:0 a,b; 不同位宽的必须分开写 内部信号为reg类型，内部信号信号的状态： 0 1 x z， 3bx1=3bxx1 x/z会往左扩展 3b1=3b001 数字不往左扩展 逻辑功能描述中常用assign描述组合逻辑电路，always既可以描述组合逻辑电路又可以描述时序逻辑电路，还可以用元件调用方法描述逻辑功能 always之间、assign之间、实例引用之间以及它们之间都是并行执行，always内部是顺序执行 常量格式： ： 默认进制为10进制 默认位宽为32位 位宽是从二进制宽度角度而言的 由位宽决定从低位截取二进制数2hFF=2b11，通常由被赋值的reg变量位宽决定 parameter常用于定义延迟和变量位宽，可用常量或常量表达式定义 变量种类： wire reg memory IO信号默认为wire类型，除非指定为reg类型 wire可以用作任何输入输出端口 wire包括input output inout wire不带寄存功能 assign赋值语句中，被赋值的信号都是wire类型 assign之所以称为连续赋值，是因为不断检测表达式的变化 reg类型可以被赋值后再使用，而不是向wire一样只能输出，类似VHDL中的buffer端口 reg类型变量初始值为x (VHDL中初始值为本类型最小值，通常是0) always模块里被赋值的信号都必须定义为reg类型，因为always可以反复执行，而reg表示信号的寄存，可以保留上次执行的值 reg类型变量与integer变量不同，即使赋负值，实质上也是按二进制无符号数存储的，integer是有符号数 verilog中所有内部信号都是静态变量，因为它们的值都在reg中存储起来了 memory型只有一维数组，由reg型变量组成 memory初始化只能按地址赋值，不能一次性赋值 1*256的memory写法： reg mema255:0 mema3=0; 不同位宽的变量之间赋值，处理之前都以被赋值的变量位宽为准扩展或截取 Aa:b 无论a b谁大，a总是实际电路的信号高位，b总是实际电路的信号低位 算术运算中如果有X值则结果为X for循环中的变量另外定义成integer，因为它不是实际信号，有正负；reg则以无符号数存在 = 和!=只比较0、1，遇到z或x时结果都为x (x在if中算做假条件)，结果可能是1、0、x =和!=比较更加苛刻，包括x和z的精确比较，结果可能是0、1 &的结果只有1b1或1b0两种， A&A的结果位宽则是与A相同的 1,0为 64h100000000,所以拼接运算中各信号一定要指定位宽 移位运算左移将保留 4b10001等于5b10000，右移则舍弃 4b0011等于4b0001 数字电路里位运算应用普遍，包括按位逻辑运算、移位运算、拼接运算、缩减运算 非阻塞式赋值=与阻塞式赋值= 阻塞：在同一个always过程中，后面的赋值语句要等待前一个赋值语句执行完，后面的语句被该赋值语句阻塞 非阻塞：在同一个always过程中，非阻塞赋值语句是同时进行的，排在后面的语句不会被该赋值语句阻塞 =： 块结束后才能完成赋值 块内所有=语句在always块结束时刻同时赋值 =右边各变量的值是上一次时钟边沿时，这些变量当时的值 用于描述可综合的时序电路 =： =语句结束之后过程always才可能结束 在always过程中，begin end块内按先后顺序立即赋值，在fork join内同时赋值(可能造成冲突) 与assign连用描述组合电路 begin end中阻塞的含义：begin.(A) B=C.; end 如果A事件不发生则永远不能执行下去，被阻塞了 由于时钟的延时(往往在ps级)，多个always(posedge)之间究竟谁先执行是个未知数 使用原则：同一个always过程块内建立时序电路用= 纯组合逻辑电路用=，生成的电路结构最简单，执行速度最快 同一个always块内不要混用K*(组合逻辑延迟+触发器的建立保持时间/触发时间),即时间片段要长于最大路径延迟 体现了面积换速度的思想，在综合时考虑的是以面积小为主还是以速度为主 本质上是一种同步逻辑 同步时序逻辑和异步时序逻辑： 同步时序逻辑指所有寄存器组由唯一时钟触发always(posedgeclk) 或always(negedageclk) 异步时序逻辑指触发条件不唯一，任意一个条件都会引起触发always(posedgeclk or posedage reset) 目前的综合器是以同步时序逻辑综合的，因为同步时序逻辑较异步时序逻辑可靠 严格的同步要求时钟信号传递速度远远大于各部分的延迟，实际中clk要单独用线，而不要经过反相器等部件 always (posedge. ) begin .=. end 表示同步时序逻辑(同时刻赋值) 不同速率数据接口的处理方法(异步数据的处理方法)：帧同步 FIFO 双端口RAM 同步状态机： 包括moore和mealy型两种，及其反馈模型(是一种反馈控制系统，当前状态就是其内部状态变量) 状态机的开发步骤： 根据实际问题列出输入输出变量和状态数 画出状态图并化简 写出状态转移真值表得到逻辑表达式 用D触发器或JK触发器构建电路(目前用D触发器多) verilog描述时只需要得到简化的状态图就可以描述 状态编码方式： 独热码 格雷码 状态机主体程序有单always描述方式和多always描述方式 采用case/casez/casex建立模型最好，因为x是无关态，生成的电路最简单 default: state=bx与实际情况更一致，效果等同于 default: state=idle 只有同步状态机才能被目前的综合for语句会将所有变量的情况展开，占用巨量逻辑资源，替代办法是用计数器和case语句说明所有情况有优先级的if else结构会消耗更多资源，建议用无优先级的case替代模块的复用往往比代码上修改节省的资源多PLL的分频、倍频、移相操作会增加设计精度同步时序电路的延时：#x通常用于仿真测试，实际硬件延时是：长延迟用计数器，小延迟用D触发器，此方法用来取代延迟链同步电路中，稳定的数据采用必须满足采样寄存器的建立和保持时间reg类型在always中不一定综合成时序电路，也可能是组合逻辑电路乒乓操作与作用 异步时钟域同步问题延迟包括门延迟和线延迟组合逻辑产生的时钟仅能应用在时钟频率较低、精度要求不高的情况下增减敏感信号得到的结果一样补充部分：verilog HDL起初是作为写testbench而产生的verilog 有1995进入IEEE标准，为IEEE-1364, 于2001年进行了扩展，为IEEE 1364-2001；verilog AMS可用于模拟电路和数字电路的综合，目前正在不断发展和完善中；verilog的标识符区分大小写，关键字使用小写；用来进行单行注释，用* *来进行跨行注释；标识符由字母、数字、下划线构成，并以字母开头；关键字又叫保留字，只有小写的关键字才是保留字；信号的状态有4种： 0 1 x zx和z在描述电路时不区分大小写，在仿真时大小写有不同意义；常量表达式中：x z不区分大小写；进制符号h o d b与H O D B不区分大小写；十六进制中af不区分大小写；下划线_用于提高可读性；？在数中可以代替z；x和z的左端补位；字符和字符串都以ASICII码形式存在，也可以当成电路内的信号；字符串必须包含在同一行，不能分成多行书写；如果表达式或者赋值语句中将字符串当成操作数，则字符串中的每个字符都被看成8位的ASCII值序列；可综合的信号类型：wire reg memory 它们用来描述数字电路不可综合的数据类型：integer real 它们只用仿真，位于testbench中wire是连线的抽象模型，不能保存数据，其值由驱动元的值决定；wire不能用在always或initial块中；wire的默认值为高阻z；wire的使用情形： 1.作为模块的输出端口 2.用连续赋值语句assign赋值；reg是1位寄存器（触发器）的抽象模型，可以保存数据；reg必须用在always或initial块中；reg的默认值为x；reg的使用情形：1.阻塞赋值= 2.非阻塞赋值=memory只能是一维的；memory只能对每个单元分别初始化，方法：1.一个一个赋值 2. 通过系统任务$readmem赋值reg3:0 fc；/一个4位寄存器 reg fc3:0 /4个一位寄存器parameter的作用：仿真开始以前对其进行赋值，整个仿真过程中保持其值不变；关系运算符将以逻辑1或逻辑0返回比较的结果；= !=的返回值有0 1 x三种情况，= !=的返回值只有0 1两种情况；verilog由于是描述电路的，用于位的操作较多，有: 位逻辑操作，移位操作，并置操作，归约操作；位逻辑运算的结果中，位数与原操作数一样多；归约符是在原操作数的所有位上进行操作，并产生1位结果；并置运算可以发生在bit与bit之间 bit与矢量之间 矢量与矢量之间用于仿真的系统任务：所有系统任务都必须在initial或always内；所有系统任务都必须以$开头；常见系统任务： 显示任务($diplay系列和$write系列) 监控任务($monitor系列) 探测任务($strobe系列) 文件打开、输入、关闭任务(&fopen &fclose &fdisplay.) 读取文件任务($readmemb $readmemh) 仿真结束控制任务($finish $stop) 随即信号任务($random)过程块： initial块和always块一个module内可