多路信号复用的基带系统的建模与设计.doc

多路信号复用的基带系统的建模与设计 摘要：在通信系统中，为了提高信道的利用率，采用多路复用技术能把多个信号组合起来在一条物理信道上进行传输,在远距离传输时可大大节省电缆的安装和维护费用，在数字通信系统中主要采用时分多路复用（TDM）方式。并将复用信号进行HDB3码转换以利于在信道中传输。 关键词：时分复用；模型；原理；模块建模 前言 在数字通信中,为了扩大传输容量和提高传输效率,通常需要将若干个低速数字码流按一定格式合并成一个高速数据码流,以便在高速宽带信道中传输。数字复接就是依据时分复用基本原理完成数码合并的一种技术，并且是数字通信中的一项基础技术。当今社会是数字话的社会，数字集成电路应用广泛。而在以往的PDH 复接电路中，系统的许多部分采用的是模拟电路,依次有很大的局限性。随着微电子技术的发展，出现了现场可编辑逻辑器件(PLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。本文就是用硬件描述语言等软件与技术来实现一个基于CPLD/FPGA 的简单数字同步复接系统的设计。在通信系统中，为了提高信道的利用率，使多路信号在同一条信道上传输时互相不产生干扰的方式叫做多路复用。在数字通信系统中主要采用时分多路复用（TDM）方式，把时间划分为若干时隙，让多路数字信号的每一路占用不同的时隙，即多路信号在不同的时间内被传送，各路信号在时域中互不重叠。1. 多路信号复用的基带系统的设计 时分多路复用（TDM）是按传输信号的时间进行分割的，它使不同的信号在不同的时间内传送，将整个传输时间分为许多时间间隔，每个时间片被一路信号占用。TDM就是通过在时间上交叉发送每一路信号的一部分来实现一条电路传送多路信号的。电路上的每一短暂时刻只有一路信号存在。因数字信号是有限个离散值，所以TDM技术广泛应用于数字通信系统。 多路信号复用的基带系统中的发信设备由数字信源与复接器、码型变换器等组成，其中数字信号包括晶振、分频和内部基带码产生等；系统的接收设备由码型逆变换与时钟提取电路、帧同步信号提取、数字终端与分接器等。数字终端与分解器逆变换与时钟提取数字信源与复接器S1(t)S1(t)帧同步提取码型变换器S3(t) 信道S4(t)S4(t)S3(t)S2(t)S2(t) 图1 多路复用数字基带传输系统组成框图当前，根据国际电报电话咨询委员会（CCITT）建议，目前TDM采用两种标准系列：一种是欧洲和我们国家所采用的30路系列，即由32个话路组成一个PCM基群,如图2所示；另一种是北美和日本等国所采用的24路体系，即由24个话路组成一个PCM基群。f0TS0TS1f00tfTS2TS16TS30TS31125us 图2.PCM30/ 32 路基群系统的帧结构在PCM30/32系统中，抽样频率为8kHz，抽样周期Ts=1/8000=125us，被称为一个帧周期。每个抽样值用8比特表示，所占用的时间tc=125/32=3.9us，被称为一个路时隙。每个比特所占用的时间为tb=3.9/8=0.488us，总码速率为fb=1/0.488=2048kb/s。图1.3给出了PCM30/ 32 路（基群）路制式帧结构，从图中可以看出1 个复帧中有16 个子帧( 编号为F0，F1, ，F15) ，其中F0，F2，,F14 为偶帧，F1，F3, ，F15 为奇帧，一帧分为32个路时隙，分别用TS0 TS31 表示，其中TS0 作为帧同步时隙，用来传送帧同步码组和帧失步对告码，TS16 用来传送复帧同步信号，复帧失步对告及各路信道信号，另外30 路时隙用来传送30 路话音信号，每个时隙可以插入8 位二进制信息码( 即每时隙含8 b 信息码，由PCM 编码器完成)，以上的帧构成PCM30/ 32 路基群系统。图3.PCM30/ 32 路（基群）路制式帧结构2 时分多路复用信号的产生模型 多路信号复用的模型它包括了分频器、内码产生器、时序信号发生器及复用输出电路等功能模块。晶振输出信号送给分频器分频后得到低频信号作为内码产生器的时钟信号;每个内码产生器用于产生8位数据码且为串行输出，作为内部分路数据信号，其串行数据码输出受到时序信号的控制;时序发生器的功能是产生四路宽度为8位数据码宽度的时序信号，每路时序信号的相对相位延迟按规定顺序为8位数据码宽度:输出电路的功能是将四路分路码组合成一路完整的复用信号。复用信号输出时钟分频器内码控制器内码产生器内码产生器内码产生器内码产生器输出电路时序发生器 图4.四路复用器的VHDL建模框图 2.1.各功能模块的VHDL建模与程序设计 1.分频器：分频器实际是一个4位二进制计数器，其作用是将晶体振荡电路产生的方波信号进行分频。 图5.分频器模型图中A表示16分频输出，B表示8分频输出，C表示4分频输出，D表示2分频输出图6.分频器时序仿真图 2.时序发生器：时序发生器用于产生四路宽度为8位数据码宽度的时序信号。具体实现是将内码控制器的二分频端通过一个32分频器，其二分频和四分频输出端作为2/4译码器的控制端，2/4译码器的四个输出端，经过反相器输出。 图7.时序译码器模型 图8.译码器时序波形 3.内码产生器：四个内码产生器可产生四路独立的八位数据码，并在内码控制器的控制下输出相应的数码，例如:C, B, A为三个地址控制端，Y7, Y6, Y5, Y4. Y3, Y2, Y1, Y0为八位码的输出。 图9.内码产生器 4.输出电路：在时序发生器产生的四路时序信号的控制下，按顺序依次将四路数据码接入同一通道，形成了一路串行码，从而完成了四路数据码的复用。实现的关键是三态与门的利用，就是当时序信号的上升沿到来，并且在高电平持续时内。 图10.输出模型 3四路复用器系统总程序及仿真 图11.总发信端 以下为VHDL源程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tt isport(clk:in std_logic;A,B,C,D:in bit_vector(7 downto 0); clk1:out std_logic;Q:out bit;V,B1,B2,HDB3:out std_logic_vector(1 downto 0);Choose:out std_logic_vector(3 downto 0);end tt;architecture s2 of tt issignal q1,q5,q6,q7,q8:std_logic_vector(1 downto 0);signal q2:bit_vector(7 downto 0);signal q4:bit;signal sr1:std_logic_vector(5 downto 0);signal sr2:std_logic_vector(3 downto 0);signal sr3:std_logic_vector(7 downto 0);signal q3:std_logic_vector(4 downto 0);signal count,f1,f2,f3:Integer range 0 to 100;signal c1:integer range 0 to 3;beginA1:process(clk)beginif clkevent and clk=1 thenif sr1=111111 then sr1=000000;else sr1=sr1+1;end if;end if;clk1=sr1(3);end process A1;A2:process(q1)beginq1sr2sr2sr2sr2sr2= XXXX;end case;Choose=sr2;end process A2;A3:process(A,B,C,D)beginq3=sr1(5 downto 1);countq2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2q2= 00000000;end case;if sr1(0)event and sr1(0)=1 thenq4=q2(7);end if;B2=q7;end process A6;A7:process(sr1,q7)beginif sr1(0)event and sr1(0)=1 thenif q7=01 or q7=10 then if f2=0 then q8=01;f2=1;else q8=10;f2=0;end if;end if;if q7=11 then if f2=1 then q8=01;else q8=10;end if;end if;if q7=00 then q8=00;end if;end if;HDB3=q8;end process A7;end; 第1, 2,3, 4路分路码在时间上分别对应第1, 2, 3, 4路时序信号的高电平持续时间，从图可看出第1路分路码为00110000,第2路分路码为01100111，第3路分路码为00000000,第4路分路码为01001110。仿真结果： 图12.仿真结果4.心得与体会在过去将近两周多的时间，我们终于完成了这次创新学分设计；从一开始的查阅资料、重新学习使用quartus II软件，到编辑各个模块的子程序并进行仿真调试，每一个细节的成功都会给我们带来一番欣喜。通过本次做基于VHDL的时分多路信号复接器的设计，进一步熟悉了VHDL的语法结构及其编程的流程，学会了自己设计简单的元器件并加载到元器件库中，掌握了数码合并提高效率形成复接器的原理，更加熟悉的掌握了原件例化语句，通过原件例化语句将各个硬件实现结合，通过调用各个程序子模块进