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沈阳航空航天大学课 程 设 计 报 告课程设计名称：计算机组成原理课程设计课程设计题目：四位阵列除法器的设计与实现院（系）：计算机学院专 业：计算机科学与技术班 级：24010102学 号：2012040101082姓 名：尹伟和指导教师：周大海完成日期：2015年01月16日沈阳航空航天大学课程设计报告 目 录第1章 总体设计方案21.1 设计原理21.2 设计思路31.3 设计环境3第2章 详细设计方案52.1 总体方案的设计与实现52.1.1总体方案的逻辑图52.1.2算法流程图72.2 功能模块的设计与实现72.2.1 全加器模块的设计与实现72.2.1 可控加法/减法单元的设计与实现92.2.1 除法阵列模块的设计与实现11第3章 编程下载与硬件测试143.1 编程下载143.2 硬件测试及结果分析14参考文献16附 录17-19-第1章 总体设计方案1.1 设计原理本次课程设计的内容为：设计并实现一个被除数和除数的数据位数为4位的阵列除法器。阵列除法器的功能是利用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。图1.1是一个完成X(X=X1X2X3X4X5X6)Y(Y=Y1Y2Y3)绝对值相除的不恢复余数除法器原理图。图1.1中每个方框为一个可控加法/减法(CAS)单元，其逻辑电路图如图1.2所示。当输入控制P0时，CAS作加法运算；当P1时，CAS作减法运算。.被除数X1X4由顶部一行各CAS的垂直输入端提供；除数Y1Y4则沿对角线方向进入阵列，其作用是使余数固定而除数右移，类似笔算除法；商Q1Q2Q3Q4由阵列每一行左边的CAS的进位输出Ci+1产生；余数R4R8在阵列的最下行产生。由于绝对值除应用加减交替法进行运算，故运算过程中需做X+Y和X-Y操作，而减法均用|X|补+-|Y|补实现，因此阵列除法器中必有一些CAS单元用于对应符号位的运算，如图1.1中每行最左边的CAS。图1.1 绝对值相除的阵列除法器图1.2 可控加法/减法(CAS)单元的逻辑图1.2 设计思路4位阵列除法器的设计主要包含如下3个部分： 全加器模块； 可控加法/减法单元； 除法阵列模块。其中可控加法/减法单元是除法阵列的细胞模块，全加器是可控加法/减法单元的组成部分。由图1.1和图1.2可知：全加器由2个与门、2个或门和2个异或门组成；可控加法/减法单元有一个异或门和一个全加器组成；除法阵列由25个可控加法/减法单元组成。4位阵列除法器的底层、顶层的设计都采用原理图设计输入方式，经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。1.3 设计环境（一）硬件环境伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，清晰明了，系统在实验时即使不借助PC 机，也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式， 系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功能。XCV200实验板在COP2000 实验仪中的FPGA 实验板主要用于设计性实验和课程设计实验，它的核心器件是20 万门XCV200 的FPGA 芯片。用FPGA 实验板可设计8 位16 位和32 位模型机。XCV200 相应管脚已经连接好配合FPGA 实验板的PC 调试软件可方便地进行各种实验。（二）EDA环境Xilinx foundation f3.1设计软件Xilinx foundation f3.1是Xilinx公司的可编程期间开发工具，该平台功能强大，主要用于百万逻辑门设计。该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。COP2000仿真软件COP2000 集成开发环境是为COP2000 实验仪与PC 机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC 机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能，该软件在Windows下运行。第2章 详细设计方案2.1 总体方案的设计与实现四位阵列除法器采用自上而下的设计方法，顶层设计和底层设计均采用原理图设计输入方式。2.1.1总体方案的逻辑图顶层设计采用了原理图设计输入方式，图形文件主要由可控加法减法(CAS)单元构成，是由25个CAS模块组装而成的一个完整的设计实体。可利用Xilinx foundation f3.1 ECS模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。图2.1 阵列除法器顶层文件结构图图2.1所示的4位阵列除法器的顶层文件结构是由一个阵列除法器通过Xilinx foundation f3.1封装后构成，其中X1X2X3X4为被除数，Y1Y2Y3Y4为除数，0.Q1Q2Q3Q4为商，0.000R4R5R6R7R8位余数。其电路原理如图2.2所示。阵列除法器应用加减交替法进行绝对值除法运算，故运算过程中需作X+Y和X-Y操作，加法用|X|补+|Y|补实现，减法用|X|补+-|Y|补实现。 （2-1）式2-1中|Y|0表示对|Y|按位与0异或，|Y|1表示对|Y|按位与1异或。由式2-1的推导可以知，CAS应该完成图2.3所示的功能：输入数据Yi与输入控制P作异或，再讲运算的结果与输入数据Xi和输入进位Ci作为全加器(FA)的输入，进行全加运算，最后将全加器的输出作为CAS的输出。这样，图2.2中CAS阵列的每行就可以联合完成X+Y和X-Y两种操作。当P=0时，进行X+Y运算；当P=1时，进行X-Y运算。图2.2 四位阵列除法器原理图因为作补码运算，所以CAS阵列中的每一行最左端需要增加一位符号位。又因为除数的数据位数为4位，所以采用55的CAS阵列。图2.3 可控加法/减法单元原理图2.1.2算法流程图以绝对值整数除法为例，第一步检查是否溢出，由第一行完成X1X2X3X4Y1Y2Y3Y4操作，故控制电位P=1。减法用|X|补+-|Y|补实现，正好用P=1作为第一行末位CAS的进位输入。由于XY，所以相见后符号位的进位输出为0，即商为0，表示未溢出，除法可继续进行。此商接到第二行的P端，决定第二行做加法。同理每个当前商反馈到下一行，决定下一行是作加法还是减法，满足“上商1作减法，上商0作加法”的运算规则。2.2 功能模块的设计与实现2.2.1 全加器模块的设计与实现封装如图2.4所示的全加器，其电路原理图如图2.5所示。图2.4 全加器图形符号2.2.1.1 功能描述全加器具有数据输入端X、数据输入端Y、进位输入端CI、数据输出端S和进位输出端CO，其完成的功能为(CO S)2=X+Y+CI。由(COS)2=X+Y+CI推出： （2-2）2.2.1.2 电路图图2.5 全加器电路原理图2.2.1.3 功能仿真全加器的真值表如表2.1所示，按该真值表对全加器进行功能仿真得到图2.5所示波形结果。表2.1 全加器真值表输入信号输出信号XYCISCO0000000110010100110110010101011100111111图2.6 全加器功能仿真波形结果仿真图说明：对比表2.1中的输入输出信号关系，图2.6中的输出波形与真值表中结果一致，全加器电路的实现符合设计要求。2.2.1 可控加法/减法单元的设计与实现封装如图2.7所示的全加器，其电路原理图如图2.8所示。图2.7 可控加法/减法单元图形符号2.2.1.1 功能描述可控加法/减法单元是阵列除法器的细胞模块，具有数据输入端X、数据输入端YI、控制输入端PI、进位输入端CI、数据输出端SIGMA、数据输出端YO、控制输出端PO和进位输出端CO。其完成的功能为(CO SIGMA)2=X+(YIPI)+CI，PO=PI，YO=YI，CO=CI。2.2.1.2 电路图图2.8 可控加法/减法单元电路原理图2.2.1.3 功能仿真可控加法/减法单元的真值表如表2.2所示，按该真值表对可控加法/减法单元进行功能仿真得到图2.9所示波形结果。表2.2 可控加法/减法单元真值表输入信号输出信号PXYICISIGMACO000000000110001010001101010010010101011001011111100010100101101000101110110001110111111010111101图2.9 可控加法/减法单元功能仿真波形结果仿真图说明：对比表2.2中的输入输出信号关系，图2.9中的输出波形与真值表中结果一致，可控加法/减法单元电路的实现符合设计要求。2.2.1 除法阵列模块的设计与实现封装如图2.10所示的全加器，其电路原理图如图2.11所示。2.2.1.1 功能描述除法阵列由25个CAS单元组成，具有被除数输入端X1X4、除数输入端Y1Y4、溢出输出端Q0、商输出端Q1Q4和余数输出端R4R8。其功能为完成X(X=X1X2X3X4)Y(Y=Y1Y2Y3Y4)绝对值相除，其中商Q=0.Q1Q2Q3Q4，余数R=0.000R4R5R6R7R8。图2.7 除法阵列图形符号2.2.1.2 电路图图2.11 除法阵列电路原理图2.2.1.3 功能仿真用表2.3中的输入信号对除法整列进行仿真，得到图2.12所示波形结果。表2.3 除法阵列仿真信号选择与参数设置输入信号输出信号X1X2X3X4Y1Y2Y3Y4Q0Q1Q2Q3Q4R4R5R6R7R8101111010110100111100111010101100001图2.12 除法阵列功能仿真波形结果仿真图说明：对比表2.3中的输入输出信号关系，图2.12中的输出波形与预想结果一致，可控加法/减法单元电路的实现符合设计要求。第3章 编程下载与硬件测试3.1 编程下载利用COP2000仿真软件的编程下载功能，将得到weiheyin.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。3.2 硬件测试及结果分析利用XCV200实验板进行硬件功能测试。四位阵列除法器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED指示灯实现，其对应关系如表3.1所示。 表3.1 XCV200实验板信号对应关系引脚信号名称XCV200实验板引脚名称XCV200实验板引脚号X1K1:3P84X2K1:2P85X3K1:1P86X4K1:0P87Y1K0:3P100Y2K0:2P101Y3K0:1P102Y4K0:0P103Q0B4P107Q1B3P108Q2B2P109Q3B1P124Q4B0P125R4A4P184R5A3P185R6A2P203R7A1P111R8A0P110利用表2.3中的输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关K0及K1输入数据，同时观察发光二级管显示结果，得到如图3.1及表3.2所示的硬件测试结果。图3.1 硬件测试结果图表3.2 硬件测试结果输入信号输出信号X11Q00X20Q11X31Q21X41Q30Y11Q41Y21R40Y30R50Y41R61R71R81对表3.2与表2.3和图3.1的内容进行对比，可以看出硬件测试结果是正确的，说明电路设计完全正确。参考文献1 唐朔飞.计算机组成原理（第二版）M.北京：高等教育出版社，20082 曹昕燕.EDA技术试验与课程设计M.北京：清华大学出版社，20063 范延滨.微型计算机系统原理、接口与EDA设计技术M.北京：北京邮电大学出版社，20064 王爱英.计算机组成与结构(第4版)M.北京：清华大学出版社，2006沈阳航空航天大学课程设计报告附 录四位阵列除法器电路原理图课程设计总结：本次计算机组成原理课程我的题目是四位阵列除法器的设计与实现。在这近两周时间里，从开始拿到题目时，因为发现教科书上有现成的原理图而暗自庆幸，到实际操作时的困难重重，再到最后的完成时的巨大喜悦，真的收获颇丰。在这其中，我理解了很多以前了解不够透彻的知识，这让我觉得很开心。当电路最终设计完准备进行仿真时，心情是忐忑不安的，第一次仿真时并没有出现所期望的波形，看着奇怪的仿真结果我感到很无助，很沮丧，不知怎么办才好，甚至有想要放弃的念头。但我明