ALTERA FPGA设计之带复位的D触发器_基本实验.docx

ALTERA FPGA设计之带复位的D触发器_基本实验Quartus II 13.0 SP1 + Modelsim SE-64 10.2c + Cyclone【】为必须填写。姓名学号】实验目的：1、 熟悉VHDL触发器的设计；2、 了解FPGA基本结构中的触发器。3、 熟悉VHDL test bench(测试平台/测试激励)的设计；4、 熟练掌握Altera FPGA的开发环境、设计步骤和流程。实验形式：边做实验边写实验报告，实验完成后即提交实验报告。【描述实验中的设计】用 IF 语句设计 D 触发器， 实现带复位功能的 D触发器。【实验中设计实现的HDL代码】library ieee;use ieee.std_logic_1164.all;entity exp1 is port(R:in std_logic; clk:in std_logic; D:in std_logic; Q:out std_logic; Q0:out std_logic); end exp1; architecture arch_exp1 of exp1 is signal a:std_logic; begin process(clk,R) begin if(clkevent and clk=1)then if(R=0)then a=0; else a=D; end if; end if;end process;Q=a; Q0R,clk=clk,D=D,Q=Q,Q0=Q0); processbeginR =0;D =0;wait for 10 ns;R =0;D =1;wait for 10 ns;R =1;D =0;wait for 10 ns;R =1;D =1;wait for 10 ns;R =1;D =0;wait;end process;clk_stimulus:processbeginclk =0;wait for 4 ns;clk =1;wait for 4 ns;end process clk_stimulus;end arch_Etb;【实验中设计的功能仿真结果及分析】功能仿真结果分析： 从上图中的仿真结果可以看出， 0 ns20ns 输入 R为低电平0，4 ns时，clk遇到上升沿，电路复位； 20ns以后输入R为高电平1；30ns40ns， 输入D 为高电平1， 36ns时，clk为上升沿，输出Q置为D即高电平1，输出Q0置为D的非即低电平0。 功能仿真结果正好验证了我们设计的带复位功能的D触发器是正确的。【实验中设计的时序仿真结果及分析】（注意建立时间和保持时间）时序仿真结果分析：从上图中的仿真结果可以看出， 0 ns20ns 输入 R为低电平0，4 ns时，clk遇到上升沿，电路复位延迟到7.6ns才发生； 20ns以后输入R为高电平1；30ns40ns， 输入D 为高电平1， 36ns时，clk为上升沿，输出Q置为D即高电平1，输出Q0置为D的非即低电平0，二者都延时到48ns才发生。时序仿真结果同样验证了我们设计的带复位功能的D触发器是正确的。【实验中设计的RTL级电路结构及分析】只含有一个触发器，R作为复位信号，clk 上升沿触发。【实验中设计的硬件验证结果及分析】R和D设置为K1,K2，Q和Q0设置为L1，L2，时钟信号由单步时钟输入B18:Step控制。经验证硬件电路满足上述表格关系，实验成功。【列出实验中遇到的问题及解决情况】1、 开始时编程得到的RTL电路中含有两个触发器，是因为代码为“Q=D,Q0=not D“，老师要求不能用inout端口，故改用signal，将信号量赋值给D，“Q=a,Q0=not a”，问题解决。2、 功能仿真中Q和Q0的输出总是慢半个周期，几乎可以看做是下降沿触发，经老师提醒，发现自己在信号量复制给输出量是代码位置有误，应放在end process之后，仅仅放在end if之后仍会影响输出。【实验总结】这次实验我做了两个晚上，第一次做时，因为没有找出功能仿真