EDA课程设计-航空通信中小数分频器的设计.doc

此文档收集于网络，如有侵权，请联系网站删除航空通信中小数分频器的设计 摘要：FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。本次项目是小数分频。小数分频是为解决人们想要小数频率的愿望，而不局限于整数频率。 高速发展的的当今社会是数字化的时代，各种各样的数字化产品进入了市场。而用VHDL语言实现的数字产品也在一定范围内满足市场上不同的需求。用FPGA设计的产品不但降低的生产成本，还在一定程度上缩短了生产周期。同时所需的人力又不是特别多。小数分频的基本原理小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为：F=（910+111）/（9+1）=10.1从这种实现方法的特点可以看出，由于分频器的分频值不断改变，因此分频后得到的信号抖动较大。当分频系数为N-0.5（N为整数）时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。本次设计用VHDL设计了小数分频器，在Quartus8.0上仿真，仿真结果证明本次实验正确，最后用FPGA器件实现了小数分频器。关键字：FPGA 小数分频器 VHDL 频率计目 录1 FPGA及VHDL简介1.1 什么是FPGA41.2 FPGA由什么构成51.3 FPGA设计步骤51.4 硬件描述语言VHDL102 小数分频分析及设计2.1 整数分频与半整数分频122.2 分频的程序122.3 顶层原理图153 外围及显示电路设计3.1 频率计163.2 4位十进制频率计的设计163.3 4位十进制频率计系统仿真及结果173.4 TESTCL模块的设计173.5 TESTCL模块系统仿真及结果194 实验总结20致 谢21参考文献21引言 随着各种先进雷达、制导、定位系统、数字通信设备及专用测试仪性能的不断提高，对其频率源的要求越来越高。频率源性能的优劣，是决定现代电子系统性能优劣的主要因素之一。 分频器在CPLD/FPGA的使用频率较高。目前大多数采用直接合成、锁相环和直接数字合成之一或不同的组合。但市场上对于实现奇数分频，半整数分频及其他小数分频往往不能满足要求。人们希望有一中灵活的设计方法，只需在实验室就能设计分频器并能马上投入使用，更改分频系数不需要改变原器件或电路板，只需改变源程序，在数分钟内就能完成，并能马上使用。频率合成技术是现代通讯系统的重要组成部分，他将一个高稳定和高准确度的基准频率，经过四则运算，产生同样稳定度和基准度的频率。分频器是集成电路中最基础也是最常用的电路。整数分频器的实现比较简单，可采用标准的计数器或可编程逻辑器件设计实现。但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。本文利用VerilogHDL硬件描述语言的设计方式，通过quartus进行仿真，设计基于FPGA小数分频器。本文采用一个整数分频和一个半整数分频来实现小数分频。随着超大规模集成电路的发展，利用FPGA小数分频为越来越多的设备如测量仪等提供更加精准的频率源，从而使的在国防、民用、医学、生物、物理、化学等方面有了更大进步空间。1 FPGA及VHDL简介1.1 什么是FPGAFPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。 系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。 FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。它的特点有：1） 采用FPGA设计ASIC电路(特定用途集成电路)，用户不需要投片生产，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和IO引脚。 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。1.2 FPGA由什么构成通常FPGA由布线资源分隔的可编程逻辑单元构成陈列，又由可编程I/O单元围绕陈列构成整个芯片，排成陈列的逻辑单元由布线通道中的可编程内敛线连接起来实现一定逻辑的功能。FPGA 的内部结构大致分为5 个部分: 均匀分布的逻辑块组成的逻辑阵列, 输入I/O输出块( I/O块) , 连线资源,全局网络, 嵌入式资源。FPGA 器件的组合逻辑块是查找表结构。I/O 块可以配置成各种输入、输出模式。连线资源用于将不同的逻辑块连接起来。全局网络是连线资源中的特殊连线, 其性能比普通连线要好得多, 它延伸到器件内所有的资源位置。全局网络一般分配给时钟信号, 构成时钟树。有时也可以分配给复位信号、使能信号或者其他特殊信号。目前我们使用的的可编程逻辑单元一般由查找表和触发器构成。下图所示即为Cyclone系列的FPGA芯片的逻辑单元(LE)组成.图1.1 FPGA芯片的逻辑单元图1.3 FPGA设计步骤FPGA 设计流程包括系统设计和设计实现, 系统方案完成之后即进入设计实现阶段的工作, 它以系统方案为输入, 进行RTL 级描述、功能仿真(RTL 级仿真)、逻辑综合、布线前门级仿真、适配(布局布线)、时序仿真(布线后门级仿真)、时序分析、器件编程、系统验证一系列流程的处理才能完成FPGA芯片的设计, 其设计流程如下图 所示。需要说明的是, 如果仿真验证不对或者到走某一步有错, 就要返回修改。有必要检查和修改的地方有RTL 级描述、系统方案、约束和测试激励等。一般情况下, 对RTL 级的描述即原理图或者HDL 设计代码的修改最多也最有效。修改后要重新走一遍流程。有时要反复修改, 经过多次这样的迭代才能完成最后的设计。图1.2 FPGA设计流程图在理论上, 把VLSI(Ultra Large Scale Integration, 超大规模集成电路) 的设计描述为6个层次2 ,3 , 即系统级(系统功能、参数定义)、算法级(描述系统功能行为)、RTL 级、门级(逻辑门)、电路级(晶体管)、版图级(物理工艺)。每一级又都分3 个侧面来描述: 行为域描述、结构域描述、物理域描述。但在实际情况中往往把算法级行为域描述或者RTL级行为域描述都称为行为级描述。对于FPGA 的设计而言, 我们不需要关心电路级和版图级, 只考虑系统级、算法级、RTL 级、门级4 个层次的行为域描述和结构域描述即可。本文上述的FPGA 系统设计中的系统实际上是指系统级和算法级, 而“RTL 级描述”主要是指RTL级行为域的描述。在门级, 由综合工具产生的门级网表来描述。FPGA 的设计流程和相关概念说明如下:库: 指FPGA 器件厂家提供的工艺库和EDA 工具提供的标准通用库(如IEEE 库等)。工艺库中有各种宏功能模块和基本功能单元, 含有它们的行为级模型、门级模型、布线模型等信息。需要说明的是, 系统行为仿真和RTL 级功能仿真有时要用到某种功能模块, 例如RAM 模型。对于RAM 模型的控制信号,不同的厂家其规定不一定相同,如写使能信号, 有的厂家规定高电平有效, 有的厂家规定低电平有效。其实,在厂家提供的工艺库中,RAM模型有行为级模型、门级模型、版图级模型等。而行为级模型只是规定其功能,无延时信息,跟工艺无关,但门级模型和版图级模型跟工艺密切相关。解决的方法是系统行为仿真时可以使用高级语言自己建立一个模型或者调用厂家库中提供的行为级模型,功能仿真时调用行为级模型,时序仿真时调用门级模型。测试激励: 指测试文件,它调用FPGA设计的顶层模块,同时产生顶层模块需要的输入信号,称之为激励信号,使用行为描述即可,不要求可综合。仿真时它作为最顶层的文件,从而可以观察FPGA 的输出是否正确。所有的仿真都可使用同一个测试激励。约束: 指对逻辑综合和布局布线时的约束。包括器件型号、速度、面积、功耗、引脚分配、时钟网络资源的分配、模块在器件中的定位等约束。一部分在软件中设置,一部分以约束文件的形式存在。(1) 系统行为描述:是指使用硬件描述语言HDL(Hard2w are description Language) 语句的全集来描述算法, 模拟系统的行为和功能,不要求所有的语句都能够综合成电路。事实上,有的语句是专为描述行为而创建的,不能综合(即不能用电路来实现其功能)。也可以使用高级语言如C 来进行描述,此时往往要配合专用的系统设计工具来进行描述与仿真,如SPW 等。这种系统算法级行为域的描述可以尽量使用最简洁的语句而不必过多地考虑其硬件实现的诸因素,所以能较快建立系统行为模型,进行行为仿真。(2) 系统行为仿真: 主要用来验证系统方案是否正确、是否有缺陷,并可根据仿真的结果来优化系统方案和算法。它使用系统行为描述代码、测试激励、行为级模型库等为输入,利用专用的仿真工具或者系统设计软件来进行功能仿真和优化。(3) RTL级描述: 指原理图(结构描述) 或者使用可综合的HDL 语句来描述的设计(一般是行为描述)。EDA 综合软件只能将RTL 级描述综合成逻辑电路。利用综合软件可以检查出所写的代码是否是RTL 级代码。对简单的设计而言, 可以直接从RTL 级开始设计, 但对大规模的设计, 最好先写系统行为级代码进行行为仿真。如果系统行为仿真正确, 就可以将行为级代码转化为RTL级代码。这种转化称之为高层次综合或者行为级综合。转化的方法有2 种: 一是使用高层次综合工具自动转化,例如SYNO PSYS 公司的Behavior Compiler3 ;二是使用手工方法转化。手工方法使用很普遍, 原因是目前高层次综合的理论和方法还不成熟,其工具难求或者其性能没有手工方法好。(4) 功能仿真: 也叫RTL级仿真, 是指不考虑延时信息的一种仿真,只能验证RTL 级的行为描述是否能达到所要求的功能。功能仿真需要的输入是RTL级代码、测试激励和库(有时要调用工艺库中宏功能单元的行为级模型)。可利用专用的仿真工具进行仿真,如Modelsim,VCS 等工具。如果仿真不对,则需要检查和修改RTL 级代码或者测试激励甚至系统方案。仿真的过程是先对源代码进行编译,检查是否有语法错误。如果没有错误,就将源代码转换为一种中间格式,便于仿真工具的内部运算。编译的结果自动存放在一个指定的工作目录中,仿真的结果主要以波形文件的形式存放。(5) 逻辑综合: 逻辑综合是将RTL级的行为描述转化为使用门级单元的结构描述。门级的结构描述称之为网表。网表文件主要记录的是所用工艺库门级单元之间的互连关系(即门级结构)。综合的输入需要RTL 级描述、约束和工艺库。综合时所加的约束一般比较简单,如时钟频率、器件型号和其他综合设置等。综合的过程是translate (转换) + map (映射) +optimize (优化)。转换是将RTL 级行为描述转化为RTL 级结构描述(使用与工艺无关的通用逻辑门符号表示)。映射是将转换后的结果使用工艺库门级单元的连接关系来表示,并根据需要进行优化,形成网表文件。映射是对某种目标器件而言的一种资源分配和优化操作。一般综合工具能将转换后的结果显示为RTL级原理图,也能将网表显示为门级原理图。网表文件中含门级单元的延时信息,对连线延时有预估值或者为零,不同的软件处理的方法可能不同,暂称之为网表文件1。网表文件的格式可以表示成标准格式(edif) ,也可以表示成VHDL或者V erilog_ HDL格式(在综合工具中设置)。综合报告文件中含所用逻辑资源、预估出的时钟最高频率、关键路径(延时最长的路径, 可在软件中显示) 等信息。(6) 布线前门级仿真: 是门级功能仿真,一般不考虑延时。该仿真的输入需要综合后的门级网表、工艺库和测试激励。有的EDA 工具不提供此仿真功能,可以不做。(7) 适配(布局布线) : 适配就是将网表文件映射到目标器件中的一种操作, 是对目标器件的第二次映射(第一次映射是综合)。即对网表中的每一个门级单元在器件中定位(布局),并使用器件内的连线资源按照网表中的连接关系连接起来(布线) 同时要满足引脚分配、时钟线的分配等约束条件。适配的输入需要网表文件1、工艺库(要使用其中的布线模型等信息)和约束。适配所加的约束比较多, 如引脚分配、时钟树的分配、模块在器件中的定位等。适配后产生的文件有网表文件2、反标文件和编程文件等。根据适配工具和适配设置的不同,产生的网表文件2可以具有不同的格式并可以设置为包含延时信息(包括门延时和线延时)。反标文件含延时信息,使用标准格式(SDF格式)表示。编程文件用于对器件编程下载。(8) 时序仿真: 是最接近真实情况的一种仿真, 因为该仿真含所有的延时信息和约束信息(约束信息包含在网表文件2中)。时序仿真的输入需要测试激励、工艺库门级单元模型、网表文件2 和反标文件。如果网表文件2中含有延时信息, 则不需要反标文件。时序仿真的结果跟延时关系极大。延时跟工艺有关, 特别是深亚微米工艺,线延时大大超过门延时,所以总延时跟布局布线关系极大。如果仿真结果不对, 要从约束、综合、布局布线、RTL级代码等环节上找原因, 也可以借助时序分析工具找原因。(9) 时序分析: 使用EDA软件的时序分析功能能够分析所有时钟的频率、周期、关键路径和其他所有时钟路径上的延时信息,进行建立时间和保持时间分析和输入到输出、输入到寄存器、寄存器到输出的延时分析等,从而可以找出不满足时序关系的原因所在。时序分析是一个辅助功能,有时可以不做。(10) 器件编程: 指将适配后产生的编程文件下载到FPGA CPLD器件中。下载的过程就是一个改写器件内逻辑结构的过程,故称之为编程。下载使用专用的编程器或者下载电缆。器件的编程接口一般使用10针JTA G插座。习惯上,对CPLD器件的下载叫编程,对FPGA 器件的下载叫配置。CPLD 器件基于EEPROM工艺或者FLA SH 工艺,掉电后信息不丢失。而FPGA器件基SRAM查找表工艺,掉电后编程信息会丢失,在下次上电后需要重新加载编程文件。配置方式有多种模式, 较常用的是PS 模式(调试时用)和使用配置器件模式(产品中使用),它是使用一个EPROM 型的配置芯片,先将编程数据烧写到配置芯片中,配置芯片跟FPGA使用专用接口引脚相连。这样,上电后配置芯片自动给FPGA 加载编程数据。也可使用单片机进行配置。 (11) 系统验证: 先将FPGA芯片在测试板上进行功能验证,然后再到实际系统中验证。系统验证通过后就可以在产品中使用。至此,FPGA芯片设计完成。1.4 硬件描述语言VHDLVHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。VHDL的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC.VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。 底层嵌入功能单元是指那些通用程度较高的嵌入式功能模块，比如PLL(phase Locked Loop)、DLL(Delay Locked Loop)、DSP、CPU等。本设计中用到了PLL嵌入式单元，该模块单元是通过开发平台的IP核生成器自动生成的（内嵌专用硬核里的内嵌专用硬核是有别于底层嵌入功能单元的，主要是指那些通用性相对较弱、不是所有FPGA器件都包括的硬核）。与其他硬件描述语言相比，VHDL具有以下特点： 功能强大、设计灵活。VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。 支持广泛、易于修改。由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。 强大的系统硬件描述能力。VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。 独立于器件的设计、与工艺无关。设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。 很强的移植能力。VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。 易于共享和复用。VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。 2 小数分频分析及设计2.1 整数分频与半整数分频针对半整数分频器的FPGA的设计，目前市场上技术比较成熟，一般采用的设计方法如图2.1所示。异或逻辑N计数器2分频器Clk clout 图2.1 半整数分频器 实现原理实在N的基础上，扣除了半个未分频时钟周期，从而实现了N-0.5的分频，实现扣除的电路是由2分频器和异或逻辑组成。在实际的小数分频器的设计过程中，需要一个半整数分频器和一个整数分频器，为了模块数量的最少化，而且控制电路简单，改变占空比是利用上升沿触发和下降沿触发进行或来实现的。2.2 分频的程序下降沿触发：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fen25 is port (clk:in std_logic; q1:buffer std_logic; q2:buffer std_logic; clkout:out std_logic ); end fen25; architecture behave of fen25 isconstant counter_len:integer:=3; -模3计数器 signal clk_tem:std_logic; begin q1=clk xor q2; process(q1) variable cnt:integer range 0 to counter_len-1; begin if q1event and q1=0 then if cnt=counter_len-1 then cnt:=0; clk_tem=1; clkout=1; else cnt:=cnt+1; clk_tem=0; clkout=0; end if; end if; end process; process(clk_tem) variable tem:std_logic; begin if clk_temevent and clk_tem=1 then tem:=not tem; end if; q2=tem; end process; end behave;上升沿触发：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity f25 is port (clk:in std_logic; qout1:buffer std_logic; qout2:buffer std_logic; clkout:out std_logic ); end f25; architecture behave of f25 is constant counter_len:integer:=3; -模3计数器 signal clk_tem:std_logic; begin qout1=clk xor qout2; process(qout1) variable cnt:integer range 0 to counter_len-1; begin if qout1event and qout1=1 then if cnt=counter_len-1 then cnt:=0; clk_tem=1; clkout=1; else cnt:=cnt+1; clk_tem=0; clkout=0; end if; end if; end process; process(clk_tem) variable tem:std_logic; begin if clk_temevent and clk_tem=1 then tem:=not tem; end if; qout2=tem; end process; end behave;2.3 顶层原理图图2.2 小数分频顶层原理图 原理图中包括 2个2.5分频模块和一个或逻辑门。或逻辑门是为了改变2.5分频器的占空比。仿真波形如图2.3图2.3 小数分频仿真图 从2.3仿真图中可以很看见当输入时钟周期clk是10Hz,则输出out是4Hz。也就是输入信号经2.5分频后得到输出信号。而且通过波形仿真可以验证设计是正确的。3 外围及显示电路设计3.1 频率计 所谓频率计就是将输出结果用数字来显示。从而能让人们清楚地看见结果，不必通过波形来判断频率是多少。3.2 4位十进制频率计的设计频率记的顶层模块图如图3.1图3.1 4位十进制频率计4位频率计原理图包括了测试模块TESTCL和4个十进制计数器cnt10模块、4个4位锁存器模块。TESTCL模块产生复位信号、使能信号和锁存信号，通过这些信号是整个顶层模块工作。锁存器是把输出结果锁存输出，使输出结果保持静态更容易观察。cnt10模块是把当前进来的信号进行10进制计数在把结果输出。通过以上几个模块就构成了完整的4位频率计数器。3.3 4位十进制频率计系统仿真及结果图3.2 4位十进制频率计波形仿真图 从仿真波形文件看当输入的信号FIN为50Hz,即是125Hz经2.5分频后的信号。则输出信号为500Hz。这是信号测试时把测量周期扩大到10倍时的结果。所谓把时钟周期扩大10倍就是把本应1s测量的频率，把它用10s来测量。又因为时钟周期是1s，所以输出信号是把输入信号扩大10倍。即输出信号500Hz。3.4 TESTCL模块的设计TESTCL程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL IS PORT (CLKK : IN STD_LOGIC; CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC); END ENTITY TESTCTL;ARCHITECTURE behav OF TESTCTL IS SIGNAL COUNTDIV : STD_LOGIC_VECTOR(4 DOWNTO 0):=00000;BEGIN P1: PROCESS( CLKK ) BEGIN IF CLKKEVENT AND CLKK = 1 THEN COUNTDIV=COUNTDIV+1; END IF; IF COUNTDIV=10101 THEN COUNTDIV=00000; END IF; END PROCESS P1; P2: PROCESS (CLKK, COUNTDIV) BEGIN IF COUNTDIV=10100 THEN RST_CNT= 1; ELSE RST_CNT=0; END IF; IF COUNTDIV=01001 THEN CNT_EN=1;LOAD=0; ELSE CNT_EN=0;LOAD=1; END IF; END PROCESS P2; END ARCHITECTU