数字电路实验讲义--09物理学.doc

1 目目 录录 实验一实验一 逻辑门电路的逻辑功能与性能参数测试逻辑门电路的逻辑功能与性能参数测试 2 实验二实验二 组合逻辑电路的功能测试组合逻辑电路的功能测试 9 实验三实验三 锁存器和触发器的逻辑功能及相互转换锁存器和触发器的逻辑功能及相互转换 15 实验四实验四 计数 译码 显示电路计数 译码 显示电路 20 实验五实验五 寄存器及其应用寄存器及其应用 26 实验六实验六 随机存取存储器的应用随机存取存储器的应用 30 实验七实验七 D A A D 转换器转换器 42 实验八实验八 智力竞赛抢答装置的设计智力竞赛抢答装置的设计 49 2 实验一实验一 逻辑门电路的逻辑功能与性能参数测试逻辑门电路的逻辑功能与性能参数测试 一 实验目的一 实验目的 1 熟悉数字万用表 示波器和数字电路基础实验箱的使用 2 掌握 TTL 和 CMOS 与门主要参数的测试方法 3 了解门电路的电压传输特性的测试方法 4 掌握 74LS00 与非门 74LS02 或非门 74136 异或门 74LS125 三态门和 CC4011 门电路的逻 辑功能 5 掌握三态门的逻辑功能 二 预习要求二 预习要求 1 了解 TTL 和 CMOS 与非门主要参数的定义和意义 2 熟悉各测试电路 了解测试原理及测试方法 3 熟悉 74LS00 74LS02 74136 74LS125 和 CC4011 的外引线排列 4 画实验电路和实验数据表格 三 实验原理与参考电路三 实验原理与参考电路 1 TTL 与非门的主要参数 TTL 与非门具有较高的工作速度 较强的抗干扰能力 较大的输出幅度和负载能力等优点烟而得 到了广泛的应用 1 输出高电平 输出高电平是指与非门有一个以上输入端接地或接低电平时的输出电平值 OH V 空载时 必须大于标准高电平 接有拉电流负载时 将下降 测试的电 OH VVVSH4 2 OH V OH V 路如图 1 1 所示 2 输出低电平 OL V 输出低电平是指与非门的所有 输入端都接高电平时的输出电 平值 空载时 图 1 1 VOH的测试电 路 图 1 2 VOL的测试电路 3 必须低于标准电平 接有灌电流负载时 将上升 测试的电路如图 OL V VVSL4 0 OL V OL V 1 2 所示 3 输入短路电流 输入短路电流是指被测输入端接地 其余输入端悬空时 由被测输 IS I IS I 入端流出的电流 前级输出低电平时 后级门的就是前级的灌电流负载 一般 1 6mA 测试 IS I IS I 的电路见图 1 3 IS I 4 扇出系数 N 扇出系数 N 是指能驱动同类门电路的数目 用以衡量带负载的能力 图 5 4 所 示电路能测试输出为低电平时 最大允许负载电流 然后求得 一般 N 8 的与非门才被 OL I IS OL I I N 认为是合格的 图 1 3 IIS的测试电路图 1 4 扇出系数 N 的测试电路 b 测试电路 图 1 5 与非门电压传输特性及测试电路 a 电压传输特性 4 2 TTL 与非门的电压传输特性 利用电压传输特性不仅能检查和判断 TTL 与非门的好坏 还可以从传输特性上直接读出其主要静 态参数 如 和 如图 1 5 a 所示 传输特性的测试电路如图 OH V OL V ON V OFF V NH V NL V 1 5 b 所示 从图 1 5 a 中可知 开门电平 是保证输出为标准低电平时 允许的最小输入高电平值 一般 1 8V ON V SL V ON V 关门电平 是保证输出为标准高电平时 允许的最大输入低电平值 OFF V SH V 高电平噪声容限 NH V ONONSHNH VVVVV 4 2 低电平噪声容限 NL VVVVVV OFFSLOFFNL 4 0 3 与非门的逻辑功能 与非门的逻辑功能如表 1 1 所示 4 CMOS 与非门的主要参数 1 输出高电平 OH V 输出高电平是指在规定的电源电压下 例如 12V 下 OH V 输出端开路时的输出高电平 通常 VOH VDD 2 输出低电平 OL V 输出低电平是指在规定的电源电压下 例如 12V 下 输 OL V 出端开路时的输出低电平 通常 VO 0V 和的测试电路如图 1 6 所示 输入端全部接高电平时测 OH V OL V 将其中任一输入端接地 其余输入端接高电平时测 OL V OH V 5 CMOS 与非门的电压传输特性 CMOS 与非门的电压传输特性是指与非门输出电压随输入电 O v 压而变化的曲线 这个特性曲线很接近理想的电压传输特性曲线 I v 是目前其它任何逻辑电路都比不上的 该曲线如图 1 7 所示 CMOS 与非门电压传输特性曲线测试方法与 TTL 与非门电压传输特性曲线测试方法基本一样 只是将不用的 输入端接到电源 VDD 上即可 不得悬空 测试电路如图 1 8 所示 图 1 6 CMOS 与非门 测和电路 OH V OL V 表 1 1 TTL 与非门功能表 5 从特性曲线上可知 CMOS 与非门输出的高电接近电源电压 VDD 输出低电平接近 V VT 为 CMOS 与非门的转换电压 也称阈值电压 即当输入电压超过 VT 时 输出为低电平 当输入电压 I v 低于 VT 时 输出为高电平 如果 T1 T2 的参数完全对称 阈值电压 I v DDT VV 2 1 本实验选用的 TTL 与非门为 74LS00 选用的 CMOS 与非门为 CC4011 它们的外引线排列如图 1 9 和图 1 10 所示 6 三态门 逻辑门的输出有高 低电平 高阻三种状态的门电路 1 三态门种类 按逻辑功能分 三态与非门 三态缓冲门 三态非门 三态与门 按控制模式分 低电平有效的三态门和高电平有效的三态门 2 三态门逻辑符号 图 1 8 CMOS 与非门电压传输特性曲线测试电 路 图 1 7 CMOS 与非门电压传输特性曲线 图 1 9 74LS00 外引线排列图 1 10 CC4011 外引线排列 6 本实验选用的 74LS125 外引线排列如图 1 11 所示 四 实验内容四 实验内容 1 用数字万用表分别测量 TTL 与非门 74LS00 在带负载和开路两种情况下的输出高电平和输 OH V 出低电平 测试电路如图 1 1 及图 1 2 所示 OL V 2 测试 TTL 与非门的输入短路电流 测试电路如图 1 3 所示 IS I 3 测试与非门为低电平时 允许灌入的最大负载电流 然后利用公式求出该与非门的扇出系 OL I 数 N 测试电路见图 1 4 用万用表直流电压挡测量 若 则产品合格 然后再用万用 O VVVO4 0 表电流挡测出 通过公式计算出扇出系数 OL I 4 测量 TTL 与非门的电压传输特性曲线 测量电路如图所示 在示波器上用 X Y 显示方式观察 曲线 并用坐标纸描绘出特性曲线 在曲线上标出 计算和 选 OH V OL V ON V OFF V NH V NL V 做 5 按 TTL 与非门的真值表逐项验证其逻辑功能 图 1 11 74LS125 外引线排列 7 6 验证 74LS02 或非门和 74136 四异或门的逻辑功能 表格自列 7 验证 74LS125 的逻辑功能 8 用数字万用表分别测量 CMOS 与非门 CC4011 在开路情况下的输出高电平和输出低电平 OH V 测试电路如图 1 6 所示 验证 CC4011 的逻辑功能 表格自列 OL V 9 用示波器 X Y 方式观测和记录 CMOS 与非门的电压传输特性曲线 测试电路如图 1 8 所示 选做 五 预习报告和实验报告要求五 预习报告和实验报告要求 1 实验目的 2 实验仪器与元器件 3 画出 74LS00 74LS02 74136 74LS125 和 CC4011 的外引线排列图 4 列出实验步骤及内容 并画出实验电路和实验数据表格 以上内容在实验前完成 5 测试结果分析及思考题 6 体会 总结 六 思考题六 思考题 1 分析与非门高低电平分别在空载和负载时的电平值有什么特点 2 根据测试结果分析所测试的 74LS00 是否合格 3 如何将与非门作为非门使用 4 TTL 或非门 或门 不用的输入端应如何处理 5 TTL 与非门和 CMOS 与非门有何异同点 6 分析 74LS125 是什么三态门 控制端是什么电平有效 7 TTL 与非门和 CMOS 与非门的传输特性有何特点 选做 七 实验注意事项七 实验注意事项 8 TTL 和 CMOS 与非门在使用时有很多不同之处 必须严格遵循 1 TTL 与非门对电源电压的稳定性要求较严 只允许在 5V 上有 10 的波动 电源电压超过 5 5V 易使器件损坏 低于 4 5V 又易导致器件的逻辑功能不能正常 2 TTL 与非门不用的输入端不能接低电平 3 TTL 与非门的输出端不能直接接 5V 或地 也不能与其它输出端并联 4 CMOS 门的电源电压为 3 18V 5 CMOS 与非门不用的输入端不能悬空 应按逻辑功能接高电平 VDD 或低电平 VSS 6 CMOS 与非门的输出端不允许直接接 VDD 或 VSS 9 实验二实验二 组合逻辑电路的功能测试组合逻辑电路的功能测试 一 实验目的一 实验目的 掌握编码器 译码器 数据选择器 加法器等中规模集成电路的测试方法 二 预习要求二 预习要求 1 熟悉各测试电路 了解测试原理及测试方法 2 熟悉 74LS00 74LS148 74LS04 74LS48 74LS151 74LS86 及七段显示器的外引线排列 3 画实验电路和实验数据表格 三 实验原理三 实验原理 1 编码 译码和显示电路 编码 译码和显示电路 编码 译码 显示原理电路图 2 1 所示 该电路由 8 线 3 线优先编码器 74LS148 4 线 七线译码 器 驱动器 74LS48 反相器 74LS04 和共阴极七段显示器等组成 优先编码器 优先编码器 在优先编码器电路中 允许同时输入两个以上编码信号 不过在设计优先编码器时 已经将所有 的输入信号按优先顺序排了队 在同时存在两个或两个以上输入信号时 优先编码器只按优先级高的 输入信号编码 优先级低的信号则不起作用 74148 是一个八线 三线优先级编码器 其管脚如图 2 2 所示 74148 优先编码器为 16 脚的集成芯片 除电源脚 VCC 16 和 GND 8 外 其余输入 输出脚的 作用和脚号如图中所标 其中 I0 I7 为输入信号 Y2 Y1 Y0 为三位二进制编码输出信号 EI 是使能输 入端 EO 是使能输出端 S 为片优先编码输出端 其逻辑功能表为 2 1 图 2 1 编码 译码 显示电路原理 10 译码器 译码器 这里所说的译码器是将二进制数译成十进制数的操作 我们选用的 74LS48 是 BCD 码七段译码器 兼驱动器 其外引线排列图和功能表分别如图 2 3 和表 2 2 所示 表 2 1 74LS148 逻辑功能表 图 2 2 74LS148 管脚图 图 2 3 74LS48 引脚排列图 11 74LS48 具有以下特点 1 消隐 灭灯 输入 0 时 不论其余输入状态如何 所有输出为零 数码管七段全暗 无 BI 任何显示 可用来使显示的数码闪烁 或与某一信号同时显示 2 灯测试 试灯 输入低电平有效 当 0 1 时 无论其余输入为何状 LTLTBIPBO 态 所有输出为 1 数码管七段全亮 显示数字 8 可用来检查数码管 译码器有无故障 译码时 1 LT 3 脉冲消隐 动态灭灯 输入 1 时 对译码无影响 当 1 时 若 0 RBIBILTRBI 时 输入数码是十进制零时 七段全暗 不显示 输入数码不为零 则照常显示 在实际使用中有些 零是可以不显示的 如 004 50 中的百位的零可不显示 若百位为零且不显示 则十位的零也可不显示 表 2 2 74LS48 功能表 12 小数点后第二位的零 不考虑有效位时也可不显示 这些可不显示的零称为冗余零 脉冲消隐输入 0 时 可使冗余零消隐 RBI 4 脉冲消隐 动态灭灯 输出与消隐输入共用一个管脚 4 当它作输出端时 与 RBOBI 配合 共同使冗余零消隐 以 3 位十进制数为例 十位的零是否要显示 取决于百位是否为零 RBI 有否显示 这就要用进行判断 在和 A3 A0 全为零时 0 否则为 1 百位为零 RBORBIRBO 且 0 百位被消隐 则百位和十位的 0 使十位的零消隐 其余数码管照常显示 RBIRBORBI 若百位不为零 或未使零消隐 则百位的和十位的全为 1 使十位的零不具备消隐条件 RBORBI 而与其它数码一起照常显示 显示器 显示器 显示器采用七段发光二极管显示器 它可直接显示出译码输出的十进制数 七段发光显示器有共 阳接法和共阴接法两种如图 2 4 共阳接法就是把发光二极管的阳极都连在一起接到高电平上 与其配 套的译码器为 74LS46 74LS47 共阴极接法则相反 它是把发光二极管的阴极都连在一起接地 与 其配套的译码器为 74LS48 74LS49 2 数据选择器 数据选择器 74LS151 74LS151 是八选一数据选择器 其外引线排列图和功能表分别如图 2 5 和表 2 3 所示 a b e d c g p f p c b e f a g d 2 4 数码管引脚图 13 由表 2 3 可以看出 当选通输入端 0 时 Y 是 A2 A1 A0 和输入数据 D0 D7 的与或函数 它的表达式为 2 1 7 0i iiD mY 式中 mi 是 A2 A1 A0 构成的最小项 显然当 Di 1 时 其对应的最小项 mi 在与或表达式中出 现 当 Di 0 时 对应的最小项就不出现 利用这一点 可以实现组合逻辑函数 将数据选择器的地址选择输入信号 A2 A1 A0 作为函数的输入变量 数据输入 D0 D7 作为控 制信号 控制各最小项在输出逻辑函数中是否出现 选通输入端始终保持低电平 这样 八选一数 据选择器就成为一个三变量的函数产生器 例如 试用数据选择器 74LS151 设计一个监测信号灯工作状态的逻辑电路 其条件是 信号灯由 红 用 R 表示 黄 用 Y 表示 和绿 用 G 表示 三种颜色灯组成 正常工作时 任何时刻只能是 红 绿或黄当中的一种灯亮 而当出现其它五种灯亮状态时 电路发生故障 要求逻辑电路发出故障 信号 利用八选一数据选择器产生逻辑函数 可以将此函数改 ABCCABCBABCACBAL 写成下列形式 2 2 7766553300 DmDmDmDmDmL 式 2 2 符合式 2 1 的标准形式 考虑到式中没有出现最小项 m1 m2 m4 因而只有 D0 D3 D5 D6 D7 1 而 D1 D2 D4 0 由此可画出该逻辑函数产生器的逻辑图如图 2 6 所示 表 2 3 74LS151 功能表 图 2 5 74LS151 外引线排列 图 14 3 加法器 加法器 加法器在数字运算系统中是最基本的运算单元电路 任何复杂的二进制算术运算都是按一定规律 通过加法操作来实现的 1 位全加器的基本功能是对本位加数 Ai 被加数 Bi 和低位来的进位信号 Ci 1 做加法运算 运算 结果是本位和 Si 和本位送往高位的进位信号 Ci 四 实验内容四 实验内容 1 在图 2 1 所示原理电路中标出器件外引线管脚号 并接好线 将分别接至数据开关 验 证编码器 74LS148 和译码器 74LS48 的逻辑功能 记录实验结果 表格自拟 2 验证图 2 6 的逻辑功能 3 用 74LS00 和 74LS86 设计一位全加器 画出电路并验证其功能 五 预习和实验报告要求五 预习和实验报告要求 1 实验目的 2 实验仪器与元器件 3 画出 74LS00 74LS148 74LS04 74LS48 74LS151 74LS86 及七段显示器的外引线排列 4 列出实验步骤及内容 并画出实验电路和实验数据表格 以上内容在实验前完成 5 测试结果分析及思考题 6 体会 总结 六 思考题六 思考题 1 在图 2 1 中 74LS148 的输出端 与 74LS48 的输出端联接时 为什么要加 74LS04 0 Y 1 Y 2 Y 2 在进行如图 2 1 所示的实验中 若本应显示 1 结果却显示 8 了 问题可能出现在那里 图 2 6 用 74LS151 构成逻辑函数产生器 15 3 能用最少的 2 输入与非门实现 1 位全加器吗 请画出原理图 实验三实验三 锁存器和触发器的逻辑功能及相互转换锁存器和触发器的逻辑功能及相互转换 一 实验目的一 实验目的 1 掌握基本 RS JK D 和 T 触发器的逻辑功能 2 掌握集成触发器逻辑功能的测试方法 3 学习用 JK 触发器构成简单时序逻辑电路的方法 4 熟悉触发器之间相互转换的方法 二 预习要求二 预习要求 1 复习触发器的基本类型及其逻辑功能 2 掌握 D 触发器和 JK 触发器的真值表及 JK 触发器转换成 D 触发器 T 触发器 T 触发器的基 本方法 3 了解 74LS112 74LS74 集成电路的外引脚功能 三 实验原理与参考电路三 实验原理与参考电路 触发器是一个具有记忆功能的二进制信息存储器件 是构成多种时序电路的最基本逻辑单元 触 发器具有两个稳定状态 即 0 和 1 在一定的外界信号作用下 可以从一个稳定状态翻转到另一个 稳定状态 1 基本 RS 触发器 图 3 1 为由两个与非门交叉耦合构成的基本 RS 触发器 它是无时钟控制低电平直接触发的触发器 基本 RS 触发器具有置 0 置 1 和 保持 3 种功能 通常称为置 1 端 因为 S 时触发器被置 1 为置 0 端 因为时触发器被置 0 当 1 0 RS R 1 0 SR 时状态保持 时 触发器状态不定 应避免此种情况发生 表 3 1 为基本 RS 触 1 RS0 RS 发器的功能表 图 3 1 基本 RS 触发器电路 表 3 1 基本 RS 触发器逻辑功能 表 16 2 JK 触发器 在输入信号为双端的情况下 JK 触发器是功能齐全 用途广泛和通用性较强的一种触发器 本实 验选用 74LS112 74LS112 内含两个相同的 JK 触发器 下降沿触发 有预置和清除端 即直接置位 复位端 其电路符号和引脚排列如图 3 2 所示 图中 J K 为控制信号端 CP 为时钟信号端 下降 沿有效 是直接置位端 是直接复位端 都是低电平有效 特性表见表 3 2 d S d R 图 3 2 集成 JK 触发器 74LS112 a 外引脚图 b 逻辑符号 表 3 2 74LS112 功能表 17 3 D 触发器 D 触发器的状态方程为 Qn 1 D 其状态的更新发生在 CP 脉冲的边沿 74LS74 CC4013 74LS175 CC4042 等均为上升沿触发 故又称之为上升沿触发器的边沿触发器 触发器的状态只取 决于时针到来前 D 端的状态 D 触发器应用很广 可用做数字信号的寄存 移位寄存 分频和波形发 生器等 图 3 3 为 74LS74 外引线排列 图 3 4 为 D 触发器逻辑符号 4 在集成触发器的产品中 每种触发器都有自己固定的逻辑功能 但可以利用转换的方法获得 具有其他功能的触发器 如图 3 5 图 3 6 图 3 7 所示电路 图 3 3 74LS74 外引线排列 图 3 4 D 触发器逻辑符号 图3 5 JK 触发器转换为 T T 触发器 图3 6 D 触发器转成 T 触发器图3 7 JK 触发器转成 D 触发器 18 四 实验内容四 实验内容 1 测试基本 RS 触发器的逻辑功能 按图 3 1 连接电路 用两个与非门组成基本 RS 触发器 输入端接逻辑开关的输出插口 输出端 接逻辑电平显示输入接口 按表 3 3 的要求测试 并记录 2 测试 74LS112JK 触发器的逻辑功能 按表 3 4 的要求测试 并记录 3 测试 74LS74D 触发器的逻辑功能 1 测试 的复位 置位功能 在 作用期间 改变 D 与 CP 的状态 D R D S0 D R1 D S 表 3 3 RS 触发器的逻辑功能 表 3 4 JK 触发器逻辑功能测试 表 19 观察 Q 状态 在 作用期间 改变 D 与 CP 的状态 观察 Q 状态 Q1 D R0 D SQ 自拟表格记录 2 测试 D 触发器的逻辑功能 按表 3 5 进行测试 并观察触发器状态更新是否发生在 CP 脉 冲的上升沿 即 0 1 记录在表格中 3 用 D 触发器构成分频器 按图 3 8 连接电路 构成 2 分频和 4 分频器 在 CP1 端加入 1KHz 的连续方波 并用示波器观 察 CP Q1 Q2 各端的波形 4 触发器之间的相互转换 按图 3 5 图 3 6 图 3 7 所示电路 实现各触发器之间的相互转换 表格自拟 五 预习和实验报告要求五 预习和实验报告要求 1 实验目的 2 实验仪器与元器件 3 画出 74LS04 74LS00 74LS112 74LS74 的外引线排列 4 列出实验步骤及内容 并画出实验电路和实验数据表格 以上内容在实验前完成 5 测试结果分析及思考题 6 体会 总结 六 思考题六 思考题 图3 8 用 74LS74 双 D 触发器构成分频器 表 3 5 D 触发器的逻辑功 能 20 画出将 JK 触发器转换为 D 触发器的电路连接图 21 实验四实验四 计数 译码 显示电路计数 译码 显示电路 一 实验目的一 实验目的 1 学习用集成触发器构成计数器的方法 2 掌握中规模集成计数器的使用及功能测试方法 3 掌握使用计数器 译码器和数码管构成计数译码显示系统的方法 4 进一步熟悉用示波器测试计数器输出波形的方法 二 预习要求二 预习要求 1 复习计数 译码和显示电路的工作原理 2 预习中规模集成计数器 CC40161 的逻辑功能及使用方法 3 预习 74LS48 译码器和共阴极七段显示器的工作原理及使用方法 4 绘出十进制计数 译码 显示电路中各集成芯片之间的连接图 三 实验原理与参考电路三 实验原理与参考电路 计数器是一种重要的时序逻辑电路 它不仅可以计数 而且可用作定时控制及进行数字运算等 按计数进位规律分类 加法 减法和可逆计数器 按计数进制可分为 二进制和任意进制计数器 任意进制计数器中常用的是十进制计数器 根据计数脉冲引入的方式分为 同步和异步计数器 在同步计数器中 所有触发器都以输入计数 脉冲为时钟脉冲 应翻转的触发器同时翻转 在异步计数器中 有的触发器以计数脉冲作为时钟脉冲 有的则以其它触发器的输出作为时钟脉冲 故而状态更新有先有后 称为异步 计数器常从零开始计数 所以应具有 置零 清除 功能 此外计数器还有 预置数 的功能 通过 预置数据于计数器中 可以使计数器从任意值开始计数 1 用 D 触发器构成异步二进制加法计数器和减法计数器 图 4 1 是利用四只触发器构成的四位二进制异步加法计数器 它的连接特点是将每只 D 触发器接 成 T 触发器形式 再由低位触发器的 Q 端和高一位的 CP 端相连接 即构成异步计数方式 74LS74 图 4 1 4 位二进制异步加法计数器 22 若把上图稍加改动 即将低位触发器的 Q 端和高一位的 CP 端相连接 即构成了减法计数器 2 集成计数器 常用集成计数器均有典型产品 不必自己设计 只需合理选用即可 下面介绍几种常用的集成计 数器 1 74LS90 异步二 五 十进制计数器 图 4 2 和表 4 1 示出 74LS90 的外引线排列图和功能表 表 4 1 74LS90 功能表 输入输出 CP 0 A R 0 B R 9 A R 9 B R 3 Q 2 Q 1 Q 0 Q 110 0000 11 00000 0 111001 0111001 0 0 0 0 0 0 00 计数 计数 计数 计数 74LS90 是由二进制及五进制构成的十进制异步 计数器 当计数脉冲由输入 Q0作为输出 构 0 CP 成二进制计数器 也称为二分频电路 计数脉冲由 输入 Q3 Q2 Q1作为输出 构成五进制计数 1 CP 器 Q3或 Q2作为输出时 是五分频电路 如果将 输出 Q0与输入相连 Q3 Q0作为输出 则构成 1 CP 8421 码的十进制计数器 计数顺序如表 4 2 a 所示 Q3作为输出时 是十分频电路 占空比为 20 如将 Q2作为输出时 也是十分频电路 便占空比为 40 如果将输出 Q3与相连 则构成 0 CP 5421 码的十进制计数器 计数顺序如表 4 2 b 所示 Q0作为输出时 是十分频电路 输出脉冲的占 空比为 50 14 13 12 11 10 9 8 1 2 3 4 5 6 7 74LS90 图 4 2 74LS90 外引线排列图 23 2 74LS192 同步可逆十进制计数器 图 4 3 和表 4 3 分别示出 74LS192 的外引线排列图和功能表 表 4 3 74LS192 功能表 输 入输 出 CR LDU CP D CP 0 D 1 D 2 D 3 D 0 Q 1 Q 2 Q 3 Q 1 0000 00 0 d 1 d 2 d 3 d 0 d 1 d 2 d 3 d 01 1 加计数 011 减计数 01 1 保持 011 保持 表 4 2 a Q0 与连接的计数序列 8424 码 0 CP表 4 2 b Q3 与连接的计数序列 8424 码 0 CP 图 4 3 74LS192 外引线排列图 24 74LS192 是同步十进制可逆计数器 具有双时钟和可预置功能 当清除端 CR 1 时 无论有无计数脉冲 Q3 Q0 均为 0 即为异步清除 当置数端 0 时 LD 无论有无计数脉冲 数据输入端 D3 D0 所置数据被并行送到输出端 Q3 Q0 当 CPD 1 计数脉冲从 CPU 送入 则在 CP 上升沿的作用下 计数器进行加计数 加到 9 后 借位输出端 0 CO 当 CPU 1 计数脉冲从 CPD 送入 则在 CP 上升沿的作用下 计数器进行减计数 减到 0 后 借位输出端 0 BO 利用多块 74LS192 可以构成任意进制的计数器 如图 4 4 是一个特殊十二进制的计数器电路方案 在数字钟里 对时位的计数序列是 1 2 11 12 1 是十二进制的 且无 0 数 在图中当计 数到 13 时 通过与非门产生一个复位信号 使 74LS192 2 即十位直接置成 0000 而 74LS192 1 即时的个位直接置成 0001 从而实现了 1 12 计数 3 CC40161 4 位二进制同步计数器 图 4 5 和表 4 4 分别示出 CC40161 外引线排列图和功能表 CC40161 是 CMOS 集成同步二进制计数器 它的主要功能为 表 4 4 CC40161 功能表 图 4 5 CC40161 外引线排列图 图4 4 特殊十二进制计数 器 25 异步清除 当 0 时 无论有无 CP 计数器立即清零 Q3 Q0均为 0 称为异步清除 CR 同步预置 当 0 时 在时钟脉冲上升沿的作用下 Q3 D3 Q2 D2 Q1 D1 Q0 D0 LD 计数 当使能端 ETP ETT 1 时 计数器计数 锁存 当使能端 ETP 0 或 ETT 0 时 计数器禁止计数 为锁存状态 本实验选用 CC40161 同步二进制计数器 采用反馈方式构成十进制计数器 反馈式十进制器一般有两种形式 其一 利用清除端构成 即 当 Q3Q2Q1Q0 1010 十进制CR 数 10 时 通过反馈线强制计数器清零 如图 4 6 所示 该电路由于 1010 状态只是瞬间 它会引起译 码电路的误动作 因此很少被采用 其二 利用预置端构成 把计数器输入端 D0D1D2D3全部接LD 地 当计数器计到 1001 十进制数 9 时 利用 Q3Q0反 馈线使预置端 0 则当第十个 CP 到来时 计数器输出端等于输入端电平 即 LD Q0 Q1 Q2 Q3 0 这样 可以克服利用清除端构成计数器的缺点 利用预置端构成的计数CRLD 器电路如图 4 7 所示 图 4 6 利用清零端的反馈式计数器图 4 7 利用置数端的反馈式计数器 a 串行进位式 2 位十进制计数器 b 并行进位式 2 位十进制计数器 图 4 8 26 以上介绍的是一片计数器工作的情况 在实际应用中 往往需要多片计数器构成多位计数状态 所以我们介绍一下计数器的级联方法 级联可分串行进位和并行进位两种 串行进位的级联电路如图 4 8 a 所示 其缺点是速度较慢 并行进位 也称超前进位 如图 4 8 b 所示 后者比前者的速 度大大提高 四 实验内容四 实验内容 1 用 74LS74 双 D 触发器构成四位二进制异步加法计数器 2 按图 4 4 组装特殊十二进制计数器 接入译码显示电路 各集成芯片之间的连接自画 也可 采用实验箱上的 CD4511 作为译码 时钟脉冲选择 1Hz 正方波 观察电路的计数 显示 译码过程 自拟表格 3 按图 4 7 组装十进制计数器 接入译码显示电路 各集成芯片之间的连接自画 可采用实验 箱上的 CD4511 作为译码 时钟脉冲选择 1Hz 正方波 观察电路的计数 显示 译码过程 自拟表格 将 1Hz 正方波改为 1kHz 方波 用示波器分别观测十进制计数器 Q0 Q1 Q2 Q3 的输出波形及 CP 的波形 比较它们的时序关系 五 预习和实验报告要求五 预习和实验报告要求 1 实验目的 2 实验仪器与元器件 3 画出 74LS74 74LS00 74LS48 74LS20 CC40161 及七段显示器的外引线排列 4 列出实验步骤及内容 并画出实验电路和实验数据表格 以上内容在实验前完成 5 测试结果分析及思考题 6 体会 总结 六 思考题六 思考题 1 用示波器观察 CP Q3 Q0 波形时 要想正确观察波形的时序关系 应选择什么触发方式 如果选用外触发方式 则应选用哪个电压作为外触发电压 2 如何利用译码器 74LS48 来检查显示器各段好坏 27 实验五实验五 寄存器寄存器及其应用及其应用 一 实验目的一 实验目的 1 掌握中规模 4 位双向移位寄存器逻辑功能及使用方法 2 熟悉移位寄存器的应用 实现数据的串行 并行转换和构成环行计数器 二 预习要求二 预习要求 熟悉移位寄存器 74LS194 的外引脚排列图 三 实验原理与参考电路三 实验原理与参考电路 寄存器是计算机和其他数字系统中用来存储代码或数据的逻辑部件 它的主要组成部分是触发器 一个触发器能存储 1 位二进制代码 所以要存储 n 位二进制代码的寄存器就需要用 n 个触发器组成 把若干个触发器串接起来 就可以构成一个移位寄存器 移位寄存器是一个具有移位功能的寄存 器 是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移 既能左移又能右移的称为双 向移位寄存器 只需要改变左 右移的控制信号便可实现双向移位要求 根据移位寄存器存取信息的 方式不同分为 串入串出 串入并出 并入串出 并入并出四种形式 本实验选用的是 74LS194 它是 4 位双向移位寄存器 最高时钟频率为 36MHz 它具有并行输入 并行输出 左移和右移的功能 这些功能均通过模式控制端 M1 M0 来确定 详见表 5 1 在 D0 D1 D2D3 端送入 4 位二进制数 并使 M1 M0 1 时 该 4 位二进制数同步并行输入到寄存器 当 CP 到 来后 在 CP 上升沿的作用下 4 位二进制数并行输出 若 M1 0 M0 1 则该 4 位二进制数被串 行送入到右移数据输入端 DSR 在 CP 上升沿作用下 同步右移 若 M1 1 M0 0 数据同步左移 若 M1 M0 0 寄存器保持 表 7 1 74LS194 的控制模式 图 5 1 74LS194 的外引线排列图 表 5 1 74LS194 的控制模式 28 74LS194 的外引线排列图如图 5 1 所示 其功能表如表 5 2 所示 1 环形计数器 有时要求在移位过程中数据不要丢失 仍然保持在寄存器中 此时 只要将移位寄存器的最高位 的输出接至最低位的输入端 即将移位寄存器的首尾相连就可实现上述功能 这种寄存器称为循环移 位寄存器 它也可以作为计数器用 称为环形计数器 如图 5 2 所示 把输出端 Q3 和右移串行输入端 DSR 相连接 设初始状态 Q0Q1Q2Q3 1000 则在时钟脉冲作用下 Q0Q1Q2Q3 将依次变为 0100 0010 0001 1000 图 5 2 电路可以由各个输出端输出在时间上有先后顺序的脉冲 因 此也可作为顺序脉冲发生器 如果将输出 Q0 与左移串行输入端 DSR 相连接 即可达到左移循环移位 2 实现数据串 并行转换 串行 并行转换器 串行 并行转换是指串行输入的数码 经转换电路之后变换成并行输出 图 5 3 是用两片 74LS194 四位双向移位寄存器组成的七位串 并行数据转换电路 表 5 2 74LS194 的功能表 图 5 2 环形计数器 图 5 3 7 位串行 并行转换器 29 电路中 S0 端接高电平 1 S1 受 Q7 控制 二片寄存器连接成串行输入右移工作模式 Q7 是转换 结束标志 当 Q7 1 时 S1 为 0 使之成为 M1M0 01 的串入右移工作方式 当 Q7 0 时 S1 1 有 M1M0 11 则串行送数结束 标志着串行输入的数据已经转换成并行输出了 串行 并行转换的具体过程如下 转换前 CR 端加低电平 使寄存器的内容清零 此时 M1M0 11 寄存器执行并行输入工作方 式 当第一个 CP 脉冲到来后 寄存器的输出状态 Q0 Q7 为 01111111 与此同时 M1M0 变为 01 转 换电路变为执行串入右移工作方式 串行输入数据由 1 片的 DSR 端加入 随着 CP 脉冲的依次加入 输出状态的变化可列成表 5 3 所示 由表 5 3 可见 右移操作七次后 Q7 变为 0 S1S0 又变为 11 说明串行输入结束 这时 串行 输入的数码已经转换成了并行输出了 四 实验内容四 实验内容 1 参照表 5 2 测试移位寄存器 74LS194 的逻辑功能 Q0 Q3 接 LED 显示 CP 接手动单次脉 冲或 1Hz 方波 M1 M0 接逻辑开关 2 自拟实验线路 用并行送数法予置寄存器为某二进制数码 选单次手动脉冲或 1Hz 方波作为 CP 输入 D0 D3 用 SW1 SW4 分别预置二进制数 0100 0101 0111 观察数据的循环过程 3 实现数据的串 并行转换 按图 5 3 接线 进行右移串入 并出实验 串入数码自定 自拟表格记录之 五 预习和实验报告要求五 预习和实验报告要求 1 实验目的 2 实验仪器与元器件 3 画出 74LS194 74LS04 的外引线排列 表 5 3 30 4 列出实验步骤及内容 并画出实验电路和实验数据表格 以上内容在实验前完成 5 测试结果分析及思考题 6 体会 总结 31 实验六实验六 随机存取存储器的应用随机存取存储器的应用 一 实验目的一 实验目的 了解集成随机存取存储器 2114A 的工作原理 通过实验熟悉它的工作特性 使用方法 及其应用 二 预习要求二 预习要求 1 复习随机存储器 RAM 和只读储器 ROM 的基本工作原理 2 查阅 2114A 74LS161 74LS148 74LS244 74LS00 74LS04 有关资料 熟悉其逻 辑功能及引脚排列 3 2114A 有十个地址输入端 实验中仅变化其中一部分 对于其它不变化的地址输入 端应该如何处理 为什么静态 RAM 无需刷新 而动态 RAM 需要定期刷新 三 实验原理三 实验原理 一 随机存取存储器 RAM 随机存取存储器 RAM 又称读写存储器 它能存储数据 指令 中间结果等信息 在该存储器中 任何一个存储单元都能以随机次序迅速地存入 写入 信息或取出 读出 信息 随机存取存储器具有记忆功能 但停电 断电 后 所存信息 数据 会消失 不 利于数据的长期保存 所以多用于中间过程暂存信息 RAM 的结构和工作原理 图 6 1 是 RAM 的基本结构图 它主要由存储单元矩阵 地址译码器和读 写控制电路三 部分组成 图 6 1 RAM 的基本结构图 存储单元矩阵 存储单元矩阵是 RAM 的主体 一个 RAM 由若干个存储单元组成 每个存储单元可存放 1 位二进制数或 1 位二元代码 为了存取方便 通常将存储单元设计成矩阵形式 所以称 32 为存储矩阵 存储器中的存储单元越多 存储的信息就越多 表示该存储器容量就越大 地址译码器 为了对存储矩阵中的某个存储单元进行读出或写入信息 必须首先对每个存储单元的 所在位置 地址 进行编码 然后当输入一个地址码时 就可利用地址译码器找到存储矩 阵中相应的一个 或一组 存储单元 以便通过读 写控制 对选中的一个 或一组 单元 进行读出或写入信息 片选与读 写控制电路 由于集成度的限制 大容量的 RAM 往往由若干片 RAM 组成 当需要对某一个 或一组 存储单元进行读出或写入信息时 必须首先通过片选 CS 选中某一片 或几片 然后利 用地址译码器才能找到对应的具体存储单元 以便读 写控制信号对该片 或几片 RAM 的 对应单元进行读出或写入信息操作 除了上面介绍的三个主要部分外 RAM 的输出常采用三态门作为输出缓冲电路 MOS 随机存储器有动态 RAM DRAM 和静态 RAM SRAM 两类 DRAM 靠存储单元中的 电容暂存信息 由于电容上的电荷要泄漏 故需定时充电 通称刷新 SRAM 的存储单元 是触发器 记忆时间不受限制 无需刷新 2 2114A 静态随机存取存储器 2114A 是一种 1024 字 4 位的静态随机存取存储器 采用 HMOS 工艺制作 它的逻辑 框图 引脚排列及逻辑符号如图 6 2 所示 表 6 1 是引出端功能表 其中 有 4096 个存储单元排列成 64 64 矩阵 采用两个地址译码器 行译码 A3 A8 输出 X0 X63 从 64 行中选择指定的一行 列译码 A0 A1 A2 A9 输出 Y0 Y15 再从已选定的一行中选出 4 个存储单元进行读 写操作 I O0 I O3 既是数据输 入端 又是数据输出端 为片选信号 是写使能 控制器件的读写操作 CSWE 当器件要进行读操作时 首先输入要读出单元的地址码 A0 A9 并使 1 WE 给定的地址的存储单元内容 4 位 就经读写控制传送到三态输出缓冲器 而且只能在 0 时才能把读出数据送到引脚 I O0 I O3 上 CS 33 a 逻辑框图 b 引脚排列 c 逻辑符号 图 6 2 2114A 随机存取存储器 表 6 1 2114A 引出端功能 表 6 2 2114A 功能表 端 名功 能 A0 A9地址输入端 WE写 选 通 CS芯片选择 I O0 I O3数据输入 输出端 VCC 5V 地址CSWEI O0 I O3 有效1 高阻态 有效01读出数据 有效00写入数据 34 当器件要进行写操作时 在 I O0 I O3 端输入要写入的数据 在 A0 A9 端输入要 写入单元的地址码 然后再使 0 0 必须注意 在 0 时 输入一个负 WECSCSWE 脉冲 则能写入信息 同样 0 时 输入一个负脉冲 也能写入信息 因此 在 WECS 地址码改变期间 或必须至少有一个为 1 否则会引起误写入 冲掉原来的内容 WECS 为了确保数据能可靠地写入 写脉冲宽度 tWP 必须大于或等于手册所规定的时间区间 当 写脉冲结束时 就标志这次写操作结束 2114A 具有下列特点 采用直接耦合的静态电路 不需要时钟信号驱动 也不需要刷新 2 不需要地址建立时间 存取特别简单 3 输入 输出同极性 读出是非破坏性的 使用公共的 I O 端 能直 接与系统总线相连接 4 使用单电源 5 供电 输入输出与 TTL 电路兼容 输出能驱动一个 TTL 门和 CL 100pF 的负载 IOL 2 1 6mA IOH 1 0 1 4mA 5 具有独立的选片功能和三态输出 6 器件具有高速与低功耗性能 7 读 写周期均小于 250ns 随机存取存储器种类很多 2114A 是一种常用的静态存储器 是 2114 的改进型 实验 中也可以使用其他型号的随机存储器 如 6116 是一种使用较广的 2048 8 的静态随机存取 存储器 它的使用方法与 2114A 相似 仅多了一个输出使能端 当 0 0 DEDECS 1 时 读出存储器内信息 在 1 0 0 时 则把信息写入存储器 WEDECSWE 二 只读存储器 ROM 只读存储器 ROM 只能进行读出操作 不能写入数据 只读存储器可分为固定内容只读存储器 ROM 可编程只读存储器 PROM 和可抹编程只读 存储器 EPROM 三大类 可抹编程只读存储器又分为紫外光抹除可编程 EPROM 电可抹编程 EEPROM 和电改写编程 EAPROM 等种类 由于 EEPROM 的改写编程更方便 所以深受用户欢迎 固定内容只读存储器 ROM ROM 的结构与随机存取存储器 RAM 相类似 主要由地址译码器和存储单元矩阵组成 35 不同之处是 ROM 没有写入电路 在 ROM 中 地址译码器构成一个与门阵列 存储矩阵构成 一个或门阵列 输入地址码与输出之间的关系是固定不变的 出厂前厂家已采用掩模编程 的方法将存储矩阵中的内容固定 用户无法更改 所以只要给定一个地址码 就有一个相 应的固定数据输出 只读存储器往往还有附加的输入驱动器和输出缓冲电路 1 可抹编程只读存储 EPRAM 可编程 PROM 只能进行一次编程 一经编程后 其内容就是永久性的 无法更改 用户 进行设计时 常常带来很大风险 而可抹编程只读存储器 EPROM 或称可再编程只读存 储器 RPROM 可多次将存储器的存储内容抹去 再写入新的信息 EPROM 可多次编程 但每次再编程写入新的内容之前 都必须采用紫外光照射以抹除 存储器中原有的信息 给用户带来了一些麻烦 而另一种电可抹编程只读存储器 EEPROM 它的编程和抹除是同时进行的 因此每次编程 就以新的信息代替原来存储的信息 特别 是一些 EEPROM 可在工作电压下进行随时改写 该特点可类似随机存取存储器 RAM 的功 能 只是写入时间长些 大约 20ms 断电后 写入 EEPROM 中的信息可长期保持不变 这 些优点使得 EEPROM 广泛用于设计产品开发 特别是现场实时检测和记录 因此 EEPROM 备 受用户的青睐 三 用 2114A 静态随机存取存储器实现数据的随机存取及顺序存取 图 6 3 为电路原理图 为实验接线方便 又不影响实验效果 2114A 中地址输入端保留 前 4 位 A0 A3 其余输入端 A4 A9 均接地 36 图 6 3 2114A 随机和顺序存取数据电路原理图 1 用 2114A 实现静态随机存取 如图 6 3 中单元 电路由三部分组成 由与非门组成的基本 RS 触发器与反相器 控制电 路的读写操作 由 2114A 组成的静态 RAM 由 74LS244 三态门缓冲器组成的数据输 入输出缓冲和锁存电路 1 当电路要进行写操作时 输入要写入单元的地址码 A0 A3 或使单元地址处于 随机状态 RS 触发器控制端 S 接高电平 触发器置 0 Q 0 0 打开了输入AEN 三态门缓冲器 74LS244 要写入的数据