数字逻辑电路简要.doc

汉明距离：将两个编码字码逐位比较，不同位的个数。最小距离为2c+1的编码可纠C种位错。最小距离为2c+d+1可纠c种位错，同时检d种位错。数制： VccV0S1S2集成电路的输出结构：图中开关S受前级逻辑控制。 1推拉结构。S1S2总只有一个导通。VccV0S2开路输出。可线与（多个输出均1，结果才为1）。VccV0S1S23三态输出。S1S2同时断开。 可用于总线结构。集成电路主要特性及参数：（外部）（标准）1逻辑电平：确保逻辑电路在正常条件下正常使用时的逻辑1、0对应的电平标准。输出高电平（VoH）：输出高态时的最低输出电压规定。例：CMOS VOH=Vcc-0.1 Vcc （4.9V）TTL VOH=2.7 V输出低电平（VOL）：输出低态时的最高输出电压规定。例：CMOS VOL=地+0.1 Vcc （0.1V）TTL VOL=0.5 V输入高电平（VIH）：能保证被识别为高态的最低输入电压规定。例：CMOS VIH= 0.7 Vcc （3.5V）TTL VIH=2.0 V输入低电平（VIL）：能保证被识别为低态的最高输入电压规定。 例：CMOS VIL=0.3 Vcc（1.5V）TTL VIL=0.8 V2噪声容限（Noise margin）：在不引起电路输出逻辑的改变的情况下，在正常规定的输入电压值上所能叠加的最大的外部噪声电压。高电平噪声容限VNH：VOHVIH例： CMOS VNH= 1.25V TTL VNH= 0.7V 低电平噪声容限VNL：VILVOL例： CMOS VNL= 1.25V TTL VNH= 0.3V 3输入输出电流：iOHiIHiOLiILl 输出高电平电流IOH：输出高态时且仍能维持VOH，输出可提供的最大电流。例： CMOS IOH = 4 mA TTL IOH = 400Ual 输入高电平电流IIH：输入高态时所需注入最大电流。例： CMOS IIH = 1 uA TTL IIH = 20 Ual 输出低电平电流iOL：（下图）输出低态时输出端可注入的最大电流。例： CMOS IOL = 4 mA TTL IOL = 8 mAl 输入低电平电流iIL：输入低态时输入端流出的最大电流。例： CMOS IIL = 1 uA TTL IIL = 0.4 mA4（直流）扇出（Fan-out）：不损害性能所能驱动的标准负载数。低态扇出：IOL /lIL高态扇出：IOH /IIH总扇出：低态扇出和高态扇出较小者。例：CMOS 的扇出实际无限制。 TTL扇出为20。使用注意：1 每个器件在电源与地之间要求加去耦电容。2 不用的输入端不能悬空。对于CMOS，可将多个输入相连，也可接电源或地。对于TTL，接高电平需接上拉电阻，并注意使电阻上的压降不能破坏高电平输入。接低电平可直接接地，但有时需通过电阻接地，并注意不能破坏低电平输入。三线八线译码器 译码器的扩展。利用使能端扩展。（注意使能端的扩展功能）注意：集成芯片中的输入驱动和非逻辑运用。用译码器可作数据分路器用译码器完成组合逻辑，可编程器件原理由于实际的逻辑器件存在传输延时，于是输出会产生不同于理想逻辑器件的结果。这种信号多径传输引起的时间变化称之为竞争，如竞争结果导致了错误后果，则称之为险象。静态险象的产生的逻辑原因：1逻辑门存在传输延时； 2同一门的二个或二个以上输入信号发生变化。动态动态险象产生条件：单变量改变；具有3路或更多的不同传播延时路线影响输出；至少3级逻辑构成。各类型触发器之激励表汇总如下：(a) JK触发器(b) SR触发器Q(t)Q(t+1)JKQ(t)Q(t+1)SR000X000X011X011010X1100111X011X0(c) D触发器 (d) T触发器Q(t)Q(t+1)DQ(t)Q(t+1)T000000011011100101111110分析步骤：1、分析电路组成：确定输入、出变量；触发器类型、个数。由触发器类型可得触发器的状态方程。由触发器个数可得电路可能存在的状态。由输入变量和状态可列出相应状态转换空表。2、据逻辑图列出触发器的激励函数和输出函数。 3、将激励函数代入触发器状态方程得电路次态方程。 4、根据次态方程和输出方程可完成代码形式状态转换表。5、由状态转换表画状态图，需要时画波形图。6、根据状态表和状态图分析电路输出随输入变化规律，找出电路的逻辑功能。设计步骤：（1） 从设计需求的文字描述导出符号型状态图表。（2） 状态分配（为每个状态指定二元代码）。（3） 根据状态分配导出代码型状态表。（4） 选用触发器类型和个数，根据代码型状态表导出各触发器激励表，并由其导出各触发器的激励函数和输出函数。（5） 画逻辑图。上述步骤列图如下：设计要求选触发器类型状态图表状态分配代码状态表激励、输出函数逻辑图 状态分配指导原则：原则1：在状态表中，对于给定输入（纵向），其对应次态为同态的那些状态应尽量给予相邻分配。原则2：在状态表中，对于同一状态（横向），相邻输入时其对应次态应该尽量给予相邻分配。原则3：在状态表中，对于不同输入，其输出相同的那些状态应该尽量给予相邻分配。原则1优先级最高，原则3优先级最低。总线就是多个发端数据源或多个数据接受端共用一组数据传输连线。利用总线进行数据传输时，必须严格分时控制端口的收、发，不让二个和二个以上的发端数据源同时占用公用数据传输线。总线传输方式是用时间代价换取了空间得益。多寄存器之间的总线连接实现方式：（1）采用多路选择器；（2）采用三态输出寄存器。单向总线，其存在缺陷：1、仍需多组数据连线将各寄存器连接到多路选择器。2、在数据传输通道中插入多路选择器会增加线路的延时。三态总线的使用就是正确地控制各三态寄存器的使能和加载，以实现任意二寄存器之间的数据传输。这种总线为三态总线或双向总线。三态总线比单向总线简捷，但是用时间代价换取的。计算机和较大数字系统的通用总线一般为三态总线。波动计数器的优点：逻辑规范，电路简单，功耗低。波动计数器的缺陷：延时大且不固定。采用同步时序逻辑的计数器可克服波动计数器之缺陷。静态RAM（Static RAM）（SRAM）：只要不掉电，内部存储数据保持有效。特点：存取快，不需刷新。动态RAM（Dynamic RAM）（DRAM）：二进信息以电荷形式存储于内部电容器中。因所存电荷随时间放电，需刷新（refreshing）以保持数据，刷新间隔为几毫秒。特点：DRAM功耗小，集成度高，存取时间长。用三态缓冲器构成多路选择器时，必须避免二个和二个以上使能同时有效。可用译码器解决。 上述RAM芯片中对存储单元访问为单译码方式寻址，其存在缺陷：1、 所需译码与门多，每与门输入线多。例：K个地址线的RAM需2k个、k输入端译码与门。2、 如RAM字数多，则共享同一读写线、数据线的单元多，则增大分布电容，引起所需读写周期变大。采用协同译码方式寻址（coincident selection）。1.协同译码方式存储器芯片构成：2.芯片存储单元由位条构成方阵形位片。竖称列，横称行。用二输入k/2译码器代替一个k输入译码器，分别控制行、列寻址，称行选（row select）与列选（column）。只有行、列均被选译的存储单元才能被操作（读写）。数据通道与控制单元关系可用下图说明。状态信号控制单元数据通道控制信号数据输入控制输出数据输出出控制输入数据通道概念的基本内涵：对寄存器中数据的操作。对寄存器数据所执行的基本操作也称为微操作。PLD的三种主要类型：l 均基于 与阵或阵 结构实现组合逻辑。l 与、或阵的可编程形式不同构成三种基本类型的PLD：1、 ROM（programmable readonly memory） 与阵固定，或阵可编。2、 PAL（progra