数字逻辑电路王秀敏第8章7.10.doc

第八章检 测 题一、 可以用来暂时存放数据的器件叫 寄存器 。二、移位寄存器除 寄存数据 功能外，还有 移位 功能。三、某寄存器由触发器构成，有4位代码要存储，此寄存器必须由 4 个触发器构成。四、一个四位二进制加法计数器，由0000状态开始，问经过18个输入脉冲后，此计数器的状态为 0010 。五、级环形计数器的计数长度是 ，级扭环形计数器的计数长度是 。六、集成计数器的模值是固定的，但可以用 清零 法和 置数法 来改变它们的模值。七、通过级联方式，把两片4位二进制计数器74161连接成为8位二进制计数器后，其最大模值是 256 ；将3片4位十进制计数器74160连接成12位十进制计数器后，其最大模值是 4096 。八、设计模值为38的计数器至少需要 6 个触发器 。习题题8.1 试画出用2片74LS194A组成8位双向移位寄存器的逻辑图。74LS194A的功能表见表8.1.4。解：电路逻辑图如图A8.1所示图A8.1题8.2 图P8.2所示电路是用8选1数据选择器74LS151和移位寄存器CC40194组成的序列信号发生器。试分析在脉冲作用下电路的输出序列信号（）。图P8.2解：74LS194A组成3位扭环形计数器:000001 011 111 110 100 000,因此74LS151输出=111100。题8.3 分析图P8.3的计数器电路，画出电路的状态转换图，说明这是多少进制计数器。十六进制计数器74161的功能表如表8.2.2所示。 图P8.3解：采用同步预置数法，。计数器起始状态为0011，结束状态为1010，所以该计数器为八进制加法计数器。 状态转换图略。题8.4 分析图P8.4的计数器电路，说明这是多少进制的计数器，并画出电路的状态转换图。十进制计数器74160的功能表如表8.2.6所示。图P8.4解：该计数器采用异步清零法，。计数器起始状态为0000，结束状态为1000（状态1001只是维持瞬间），所以该计数器为九进制加法计数器。题8.5 试用十六进制计数器74161设计十三进制计数器，标出输入、输出端。可以附加必要的门电路。74161的功能表如表8.2.2所示。解：题8.6 分析图P8.6的计数器在和时各为几进制计数器，并画出相应的状态转换图。74161的功能表如表8.2.2所示。图P8.6 解：该计数器采用同步预置数法，。所以 时：起始状态为0010，结束状态为1100，所以该计数器为十一进制加法计数器。 时：起始状态为0100，结束状态为1100，所以该计数器为九进制加法计数器。 状态图略。题8.7 分析图P8.7的计数器在和时各为几进制，并画出相应的状态转换图。74161的功能表如表8.2.2所示。图P8.7解：该计数器采用同步预置数法。时：起始状态为0000，结束状态为1010，所以该计数器为十一进制加法计数器。 时：起始状态为0000，结束状态为0111，所以该计数器为八进制加法计数器。 状态图略。题8.8 设计一个可控进制的计数器，当输入控制变量时为13进制计数器，时为7进制计数器。标出计数器的输入端和进位输出端。解：电路采用同步预置数法。 电路逻辑图如图A8.8所示图A8.8题8.9 图P8.9电路是由两片同步十六进制计数器74LS161组成的计数器，试分析这是多少进制的计数器，两片之间是几进制。74LS161的功能表如表8.2.2所示。图P8.9解：两片计数器接成串行进位方式。其中1片： ，起始状态为0101，结束状态为1111，1片实现十一进制。2片：，起始状态为1010，结束状态为1111，2片实现六进制。所以该计数器为六十六进制计数器，两片之间为十一进制。题8.10 图P8.10电路是由两片同步十六进制计数器74LS161组成的计数器，试分析这是多少进制的计数器，两片之间是几进制。74LS161的功能表如表8.2.2所。图P8.10解：题中先用两片计数器接成并行进位方式构成256进制计数器，再利用整体置数法。计数的起始状态为00000000，结束状态为10000110，所以该电路为135进制计数器，两片之间为16进制。 题8.11 试分析图P8.11计数器电路的分频比（即和的频率比）。74LS1610的功能表如表8.2.2所示。图P8.11解：两片计数器接成并行进位方式，其中第1片74160计数，起始状态为0000，结束状态为1001，为十进制计数器。第2片74160计数，起始状态为0110，结束状态为1001，为四进制计数器。所以该计数电路的分频比 题8.12 试用同步4位二进制计数器74LS161芯片和必要的门电路来组成一个125进制加法计数器。要求标出计数器的输入端和进位输出端；画出逻辑连接图。解：计数的起始状态为00000000，结束状态为01111101，电路逻辑图如图A8.12所示图A8.12题8.13 设计一个序列信号发生器电路，使之在一系列信号作用下能周期性地输出“11010010111”的序列信号。解：根据题意电路可由计数器+组合输出电路两部分组成。第一步：设计计数器序列长度，设计一个模11计数器，选用74LS161，设定有效状态为=01011111。第二步：设计组合电路设序列输出信号为，则计数器的输出和序列之间的关系如表A8.13所示。表A8.13Q3 Q2 Q1 Q0L0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111010010111化简得组合逻辑电路表达式为：最后电路图如图A8.13所示（其中组合部分略）图A8.13题8.14 图P8.14是由同步十进制计数器74160和3线-8线译码器74LS138组成的电路。分析电路功能，画出74160的状态转换图和电路输出的波形图。图P8.14解：74160接成八进制计数器，计数状态从0000到0111，电路输出波形如图A8.14所示图A8.14题8.15 试设计一个具有控制端的序列信号发生电路。当分别为0和1时，在时钟作用下，电路输出端能分别周期性地输出1001 1010 和0011 0101的序列信号。用74LS161芯片和门电路实现。解：第一步：设计计数器序列长度，则只用74LS161的0从000到111状态即可。第二步：设计组合电路根据题意，计数器的输出，控制端和序列之间的关系如表A8.15所示。表A8.15M Q2 Q1 Q0Y0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11001101000110101化简得组合逻辑电路表达式为：电路图略题8.16 采用Verilog HDL设计一个模为60 的BCD 码加法计数器。解：module count60(qout,cout,data,load,cin,reset,clk);output7:0 qout;output cout;input7:0 data;input load,cin,clk,reset;reg7:0 qout;always (posedge clk) /clk 上升沿时刻计数beginif (reset) qout=0; /同步复位else if(load) qout=data; /同步置数else if(cin)beginif(qout3:0=9) /低位是否为9，是则beginqout3:0=0; /回0，并判断高位是否为5if (qout7:4=5) qout7:4=0;elseqout7:4=qout7:4+1; /高位不为5，则加1endelse /低位不为9，则加1qout3:0=qout3:0+1;endendassign cout=(qout=8h59)&cin)?1:0; /产生进位输出信号endmodule题8.17 采用Verilog HDL设计一个4 位Johnson 计数器