串行的8421BCD码转换成串行余3码的逻辑系统的设计.doc_第1页
串行的8421BCD码转换成串行余3码的逻辑系统的设计.doc_第2页
串行的8421BCD码转换成串行余3码的逻辑系统的设计.doc_第3页
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串行的8421BCD码转换成串行余3码的逻辑系统设计一、摘要本文将设计一个串行的8421BCD码转换成串行余3码的逻辑系统。其可实现基本要求如下：8421码作为串行输入，余三码作为串行输出。每四个时钟周期完成一位十进制的转换。二、设计思路我们将该逻辑系统大致分为三个模块:1、输入模块2、转换模块3、输出模块这样串行输入的8421码经输入模块后并行输出，通过转换电路转换成余三码，并行的余三码再通过输出模块串行输出。余三码8421码码输出模块转换模块输入模块三、具体方案1、输入模块：采用移位寄存器74LS194作为输入，右移位SR作为串行输入口，Q0、Q1、Q2、Q3作为四个并行输出口。经过4个时钟周期，得到一组8421码（一位十进制）。CP（时钟信号）SR（信号输入）S1（置0） Q0S0（置1） Q1 Q2 Q374LS1942、转换模块该部分我们有如下两种方案：方案一：写出8421BCD码转换成串行余3码的真值表，通过卡诺图化简得出转换电路。真值表：8421码余三码Q3Q2Q1Q0DCBA000000110001010000100101001101100100011101011000011010010111101010001011100111DCBA00卡诺图化简：0001111000001101000110010101011110001010100111dddd1010111100ddQ1Q0Q3Q2将真值表中各值填入卡诺图可得出化简后函数为：D= Q1Q2+ Q0Q2+ Q3C= Q2，Q1+ Q2，Q0+ Q1，Q0，Q2B= Q1，Q0，+ Q1Q0A= Q1，Q0，+ Q1Q0，通过各个函数表达式可用逻辑门电路搭建转换电路。方案二：8421BCD码到余三码转换只需要将8421BCD码加0011即可，这样我们可以直接利用加法器进行转换。 D C B ACO 74LS283 CIQ3 Q2 Q1 Q0 0 0 1 1方案一中所用的门电路较多，设计复杂，且各端输出延迟也不等，所以我们采用方案二。3、输出部分输出段我们采用74LS163构成一个模四的计数器，采用多路复用器对四个数据Q3Q2Q1 Q0选择输出，从而得到串行输出的余三码。CP（时钟信号）Cr（清零端） QA QB QC QD74LS16374LS151ABCD0 YD1D2D3 YD4D5D6D7Q3Q2Q1Q0我们于是可从Y端口得到串行输出的余三码。四、电路设计考虑到电路的稳定性，我们在输出部分和输入部分之间加上一74
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