体系结构复习总结.doc

小小的总结了一下，有些不怎么准，不妥之处请见谅哈哈一、名词解释(本大题20分,每小题2分) 1.虚拟计算机：由软件实现的机器，以区别于由硬件实现的机器2.层次结构：从计算机语言的角度，把计算机系统按功能划分成多级层次结构3.透明性：在计算机技术中，对本来存在的事物或属性，但从某种角度看又好象不存在的概念称为透明性。4.计算机系统结构计算机体系结构是程序员所看到的概念性的结构和功能特性(1分)，是计算机系统软、硬件界面的确定及功能分配(1分)。5. 系列机由同一厂家生产的具有相同的系统结构，但具有不同组成和实现的一系列不同型号的机器。6. 系统的加速比对系统中的某些部件进行改进，改进后的系统性能与改进前的系统性能之比。7. Amdahl定律加快某部件执行速度所获得的系统性能加速比，受限于该部件在系统中所占的重要性。8.程序的局部性原理程序在执行时所访问地址的分布不是随机的，而是相对地簇聚；这种簇聚包括指令和数据两部分。9. CPI指令时钟数。CPI = 总时钟周期数 / IC反映了计算机实现技术、计算机指令集的结构和计算机组织。10. 流水线技术将一个重复的时序过程分解成为若干个子过程，而每一个子过程都可有效地在其专用功能段上与其他子过程同时执行。11静态流水线在同一时间内，流水线的各段只能按同一种功能的连接方式工作。12. 动态流水线在同一时间内，当某些段正在实现某种运算时，另一些段却在实现另一种运算。13. 结构冲突因硬件资源满足不了指令重叠执行的要求而发生的冲突。14. 数据相关对于两条指令i（在前）和j（在后），如果下述条件之一成立，则称指令j与指令i数据相关： （1）指令j使用指令i产生的结果；（2）指令j与指令k数据相关，而指令k又与指令i数据相关。15. 控制相关由分支指令引起的相关。它需要根据分支指令的执行结果来确定后续指令是否执行。16. 名相关指令使用的寄存器或存储器称为名(1分)。如果两条指令使用相同的名，但是它们之间并没有数据关系，则称之为名相关。(1分)17. 非线性流水线流水线中除有串行连接的通路外，还有反馈回路。18. 流水线寄存器文件 没找到19. 冲突失效在组相联或直接映像Cache中，若太多的块映像到同一组（块）中，则会出现该组中某个块被别的块替换（即使别的组或块有空闲位置），然后又被重新访问的情况。这就发生了冲突失效。20. 线性流水线流水线的各段串行连接，没有反馈回路。21. 强制性失效当第一次访问一个块时，该块不在Cache中，需从下一级存储器中调入Cache，这就是强制性失效。22. 多指令流出技术多指令流出技术是指令流水线在每个时钟周期内可以流出多条指令（1分），包括超标量、超流水线和超长指令字三种技术（1分）。 23. 超标量流水线在一个机器周期内一条流水线可执行一条以上的指令。一条指令分为十几段指令来由不同电路单元完成。24. 失效开销CPU向第二级存储器发出访问请求到把这个数据块调入第一级存储器所需的时间。25. 失效率 CPU在第一级存储器中没有找到所需数据的概率。26. 命中时间CPU在第一级存储器中找到所需数据所用的时间。27. 定向技术当流水线中出现数据冲突时，可以将计算结果从其产生的地方直接送到其他指令中需要它的地方，或所有需要它的功能单元，避免暂停。28. 并行性 并行性是指计算机系统具有可以同时进行运算或操作的特性，在同一时间完成两种或两种以上工作。它包括同时性与并发性两种含义。 同时性指两个或两个以上事件在同一时刻发生。 并发性指两个或两个以上事件在同一时间间隔发生。29. 多体交叉存储器把存储芯片组织为多个体，让它们并行工作，从而能一次读或写多个字。存储器的各个体是按字交叉的。30. RAID廉价磁盘冗余阵列或独立磁盘冗余阵列。31. 分支预测缓冲 分支预测技术是提高通用处理器性能的重要方法。分支预测的本质是削弱指令的控制相关，从而提高指令执行的并行度，提高处理器的性能。（不太对啊）32. MIMD多指令流多数据流（MultipleInstructionStreamMultipleDataStream，简称MIMD），它使用多个控制器来异步地控制多个处理器，从而实现空间上的并行性。二、选择题(本大题20分,每小题2分)翻译，解释：翻译和解释是语言实现的两种基本技术。其共同点是：都是以执行一串L级指令来实现一条L+1级指令；不同点是：翻译技术是先把L+1级程序全部转换成L级程序后，再去执行新产生的L级程序，在执行过程中L+1级程序不再被访问：而解释技术则是每当一条L+1级指令被译码后，就直接去执行一串等效的L级指令，然后再去取下一条L+1级的指令，依次重复进行。软件兼容同一个软件可以不加修改地运行于系统结构相同的各档机器，而且它们所获得的结果一样，差别只在于运行时间不同。兼容机不同厂家生产的具有相同系统结构的计算机。向上(下)兼容按某档计算机编制的程序，不加修改的就能运行于比它高（低）档的计算机。向前(后)兼容按某个时期投入市场的某种型号机器编制的程序，不加修改地就能运行于在它之前（后）投入市场的机器。CISC复杂指令集计算机。把越来越多的功能交由硬件来实现，并且指令的数量也越来越多。RISC精简指令集计算机。它尽可能的把指令集简化。不仅指令的条数少，而且指令的功能也较为简单。性能设计和评测的基本原则：自己看书吧 太多了流水线相关概念（多个题）：同上全相联映像：当把一个块从主存调入Cache时，它可以被放置到Cache中的任意一个位置。组相联：当把一个块从主存调入Cache时，它可以被放置到Cache中唯一的一个组中的任何一个位置（Cache被等分为若干组，每组由若干个块构成）。全局性相关：都没找到啊 谁找完了再共享下局部性相关：都没找到啊 谁找完了再共享下SISD、SIMD、MISD MIMD：多指令流多数据流（MultipleInstructionStreamMultipleDataStream，简称MIMD），它使用多个控制器来异步地控制多个处理器，从而实现空间上的并行性。（依次对应就行，S代表单的）RAID廉价磁盘冗余阵列或独立磁盘冗余阵列。RAID0采用数据分块技术，把数据分布在多个盘上，无冗余信息。RAID1镜像盘。每当数据写入一个磁盘时，也将该数据写到另一个冗余盘（镜像盘），形成数据的两个备份（数据镜像）。如果一个磁盘失效，系统可以到镜像盘中获得所需要的数据。RAID2位交叉式汉明编码阵列。数据字以位交叉方式分别记录在各个磁盘上，编码位被存放在多个校验（Ecc）磁盘的对应位上。RAID3位交叉奇偶校验盘阵列。数据以位或字节交叉的方式存于各盘，冗余的奇偶校验信息存储在专用的冗余盘上。特点是可以获得非常高的数据传输率。缺点是一次只能执行一个I/O请求。RAID4专用奇偶校验独立存取盘阵列。数据以块（块大小可变）交叉的方式存于各盘，冗余的奇偶校验信息存放在一个专用盘上。RAID5块交叉分布式奇偶校验盘阵列，是旋转奇偶校验独立存取的阵列。即数据以块交叉的方式存于各盘，但无专用的冗余盘，而是把冗余的奇偶校验信息均匀地分布在所有磁盘上。RAID6双维奇偶校验独立存取盘阵列。即数据以块（块大小可变）交叉的方式存于各盘，冗余的检、纠错信息均匀地分布在所有磁盘上。可容忍双盘出错。1、下列描述哪个不正确？（ ）(A) 传统机器级的体系结构是一般所说的高级语言程序员所看到的传统机器级所具有的属性。 (B) 计算机体系结构是程序员所看到的计算机的属性，即概念性结构与功能特性。(C) 按照计算机系统的多级层次结构，不同级程序员所看到的计算机具有不同的属性。(D) 透明性是指在计算机技术中，对这种本来是存在的事物或属性，但从某种角度看又好象不存在。答：A2、计算机系统结构设计者所关心的是（ ）所看到的的计算机结构。(A) 硬件设计人员(B) 逻辑设计人员(C) 机器语言或汇编语言程序员(D) 高级语言程序员答：C3、能实现指令、程序、任务级并行的计算机系统属于（ ）。(A)SISD (B)SIMD (C)MISD (D)MIMD答：D 4、在提高CPU性能的问题上，从系统结构角度，可以（ ）。l (A) 提高时钟频率l (B) 减少程序指令条数l (C) 减少每条指令的时钟周期数l (D) 减少程序指令条数和减少每条指令的时钟周期数三、简答题(本大题20分,每小题5分) （感觉这几个会考，别的自己看吧）1. 在体系结构课程中经常提到诸如SPEC92等测试程序，并得出一系列统计表格数据。请问它们的作用是什么？答：在相应的部件设计中，测试所设计部件见的性能（2分），用以评价所设计的部件的性能，并作为设计方案的评价基础（3分）2. RAID0到5的特点区别答：看P225页的表吧3. 某一执行部件改进后其速度为原来的1/5，改进后此部件的执行时间占系统总时间的40%；问改进后获得的加速比是多少？答：此部件改进前的相对执行时间为40%*5（1分），所以系统改进前的相对执行时间为40%*5+60%（2分），因此加速比为2.6（2分）。4. Cache失效的种类有哪些？哪些失效与Cache容量无关？哪些失效与相联度无关？答：分为3类：强制性失效，容量失效，冲突失效。强制性失效不受cache容量的影响。强制性和容量失效不受相连度的影响。5. 为什么增加Cache块的大小不一定会降低Cache失效率？答：P177页第一段四、问答题：（本大题16分，每小题8分）（感觉这几个是重点，其余的自己看着办吧）1. 写出构成多处理机动态网络的四种方法，以及它们各有什么优缺点？(必考) 答：构成多处理机动态网络方法有四种：分别是总线系统、交叉开关系统、多端口存储器和多级开关网络系统（2分）。 总线系统的优点是结构简单、易实现易扩展、但它的传输速度低，特别是多处理机较多的时候（1分）。交叉开关系统可实现多通道并行通讯，是通信带宽最高的一种方式，但它的开关和N*N成正比，所以成本很高，一般仅用在多处理机较少的场合（2分）。多端口存储器是一种折衷的方案，它的成本和性能都介于总线和交叉开关系统之间，它适用于由大型机构成的多处理机系统（2分）。多级开关网络系统是针对交叉开关系统的缺点来设计的，它采用多级交叉开关系统，既保证了可连接的多处理机数量，又控制了成本（1分）。 2. RISC计算机指令集结构的功能设计必须遵循的原则有哪些？答：只保留常用的和必需的指令（1分）；采用指令流水线技术（1分）；除了Load/Store指令之外，其他的指令在一个时钟周期内完成（1分）；不用或少用微程序设计，用硬布线逻辑设计电路（1分）；指令的格式简单，所有长度都相同（1分）；只保留最少的寻址方式，简化译码电路（1分）；采用Cache，并使用大量的寄存器（1分）；优化编译器设计，提高流水线效率（1分）。3. Cache的写策略有哪些？各自有什么特点？答：Cache的写策略有写直达法和写回法两种。写直达法是指在执行写操作的时候，不仅把数据写入Cache的相应块中，也将数据写入下一级存储器中的相应块中（1分）。Cache写回法是指Cache执行写操作的时候，仅保存到Cache中，当块替换的时候才将数据块写回到主存中（1分）。写回法的优点是速度快，而且由于同一地址的多次写操作只有最后一次的结果被保存到主存中，所以使用的存储器的带宽较低（1分）；但写回法产生数据一致性的机会要多（1分）。写直达法的优点是实现简单，而且下一级存储器的数据总是最新的（1分），但写存储器的次数较频繁，所以需要采用写缓冲器（1分）。在写失效的时候，有两种选择：按写分配式和不按写分配式。按写分配式是指Cache执行写操作的，如果不命中，先将相应的数据块主存调度到Cache中，然后执行写操作。不按写分配式是在写失效的时候，直接写入下一级存储器而不将相应的数据块调入Cache中（1分）。由于两种写策略的差异，所以写回法常常采用按写分配式，而写直达法常常采用不按写分配式（1分）。五、计算题1. 给定以下的假设，试计算直接映象Cache和两路组相联Cach的平均访问时间以及CPU的性能。由计算结果能得出什么结论？l 理想Cache情况下的CPI为2.0，时钟周期为2ns，平均每条指令访存1.2次；l 两者Cache容量均为64KB，块大小都是32字节；l 组相联Cache中的多路选择器使CPU的时钟周期增加了10；l 这两种Cache的失效开销都是80ns；l 命中时间为1个时钟周期；l 64KB直接映象Cache的失效率为1.4，64KB两路组相联Cache的失效率为1.0。解：平均访问时间命中时间失效率失效开销 平均访问时间1-路=2.0+1.4% *80=3.12ns 平均访问时间2-路=2.0*(1+10%)+1.0% *80=3.0ns可以看出：两路组相联的平均访问时间比较低CPUtime=（CPU执行+存储等待周期）*时钟周期=IC（CPI执行+总失效次数/指令总数*失效开销）*时钟周期 =IC（CPI执行*时钟周期）+（每条指令的访存次数*失效率*失效开销*时钟周期） l CPU time 1-way=IC(2.0*2+1.2*0.014*80)5.344*ICl CPU time 2-way=IC(2.2*2+1.2*0.01*80)5.36*IC相对性能比： 5.36/5.344=1.003 两路组相联Cache的平均性能比直接映象cache要高1.003倍。因此这里选择两路组相联。2. 在改进的DLX流水线上运行如下代码序列： LOOP: LD F0, 0(R1) MULTD F0, F0, F2 LD F4, 0(R2) ADDD F0, F0, F4 SD 0(R2), F0 SUBI R1, R1, 8 SUBI R2, R2, 8 BNEZ R1, LOOP 其中，R1的初始值是320，假设所有存储器访问都命中Cache，流水线中使用定向技术时，浮点指令的延迟表如下：产生结果的指令使用结果的指令延迟数量浮点计算浮点计算3浮点计算SD2LD浮点计算1LDSD01) 假设在流水线中使用定向技术和采用预测分支失败的方法，判断需要多少个时钟周期执行完成？2) 假设在流水线中使用定向技术和一个单周期延迟分支，根据需要展开上面的循环并进行指令调度，直到没有任何空闲周期，写出指令调度方案并判断需要多少个时钟周期执行完成？答:1）根据表4.2所给的延迟，程序执行情况如下:LOOP: LD F0, 0(R1) Stall(产生F0的为取操作，使用F0的为浮点计算操作，所以延迟为1) MULTD F0, F0, F2 LD F4, 0(R2) Stall(产生F4的为取操作，使用F4的为浮点计算操作，所以延迟为1) Stall(产生F0的为浮点计算操作，使用F0的为浮点计算操作，所以延迟共为3) ADDD F0,F0,F4Stall Stall(产生F0的