uart_receive.v源码及测试代码.doc

顶层文件uart_receive.v ,实现串口接收功能，里面例化四个子文件，分别是 detect.v, baud.v, rx_receive.v, odd_even_detect.v,各个模块功能如下：Detect.v功能简介：实现串行输入数据（i_rxdata）电平检测（在i_rxdata由高电平向低电平转换时产生检测脉冲o_h2l），为后面检测起始位做准备 (此文件可综合)综合软件：quartus ii 11.0 代码如下：/=/Author :wsc/Time:2013/12/02/File Name:detect.v/=module detect (i_clk,i_rst_n,i_rxdata,o_h2l);input i_clk;input i_rst_n;input i_rxdata;outputo_h2l;parameter YES=1b1;parameter NO=1b0;reg h2l_r1;regh2l_r2;always (posedge i_clk or negedge i_rst_n)if(!i_rst_n)begin h2l_r1=YES;h2l_r2=YES;endelsebegin h2l_r1=i_rxdata;h2l_r2=h2l_r1;endwire o_h2l;assign o_h2l=h2l_r2&(!h2l_r1); /*在i_rxdata由高电平向低电平换时产生检测脉冲o_h2*/endmodule Baud.v 模块简介：根据波特率，产生传输1bit所需的固定时间周期，并在合适的时间输出采样脉冲(此文件可综合)综合软件：quartus ii 11.0 代码如下：/=/Author :wsc/Time:2013/12/02/File Name:baud.v/=modulebaud(i_clk,i_rst_n,i_baud_en,o_baud_clk);inputi_clk;input i_rst_n;input i_baud_en;output o_baud_clk;parameter baud_count_data2=16d1000; /*待定，可根据实际baud,来确定计数长度*/parameter baud_count_data=16d500; /*待定，可根据实际baud，确定采样时间*/-reg 15:0 baud_count; /定义16位计数器always (posedge i_clk,negedge i_rst_n)if(!i_rst_n)baud_count=16d0;else if(baud_count=baud_count_data2)baud_count=16d0;else if(i_baud_en)baud_count=baud_count+16d1;elsebaud_count=16d0;/-wire o_baud_clk;assign o_baud_clk=(baud_count=baud_count_data)?1b1:1b0; /*采样脉冲输*/endmodule rx_receive.v 功能简介： 此模块主要有一个状态机组成，采集串口输入数据（i_rxdata），并 储存数据位与校验位到ov_rx_data_r寄存器，然后输出(此文件可综合)综合软件：quartus ii 11.0代码：/=/Author :wsc/Time:2013/12/02/File Name:rx_receive.v/=modulerx_receive(i_clk,i_rst_n,i_h2l,i_en,i_rxdata,i_baud_clk,iv_oe,/*odd_even*/o_baud_en,o_rx_done,ov_oe,ov_rx_data_r);input i_clk;input i_rst_n;inputi_h2l;input i_en;input i_rxdata;input i_baud_clk;input 1:0 iv_oe;output o_baud_en;outputo_rx_done;output 1:0 ov_oe;output 8:0 ov_rx_data_r;parameter YES=1b1;parameter NO=1b0;reg o_baud_en;rego_rx_done;reg 1:0 oe_r;reg3:0i;/*state*/reg 8:0rx_data;reg 8:0 ov_rx_data_r;reg 1:0 ov_oe;always (posedge i_clk,negedge i_rst_n)if(!i_rst_n)begino_baud_en=NO;o_rx_done=NO;i=4d0;oe_r=2d0;rx_data=9d0;ov_rx_data_r=9d0;ov_oe=2d0;endelse if(i_en)case(i)4d0: if(i_h2l=YES) /*下降沿，由Detect.提供v*/begin i=i+4d1;o_baud_en=YES;end4d1: if(i_baud_clk=YES) /*start_bit*/i=i+4d1;4d2,4d3,4d4,4d5,4d6,4d7,4d8,4d9: /*data_bit*/if(i_baud_clk=YES)begin i=i+4d1;rx_datai-4d2=i_rxdata;oe_r=iv_oe;end4d10:/*根据奇偶校验输入使能进行输出设置，00无校验，01,11奇校验，10偶校验*/ if(iv_oe=2b00) i=4d12;else if(iv_oe=2b10) /*odd*/i=4d11;else/*even*/i=4d11;4d11:if(i_baud_clk=YES) /*odd_evev_bit*/begin i=i+4d1;rx_data8=i_rxdata;end4d12: if(i_baud_clk=YES) /*end_bit*/i=i+4d1;4d13: begin /*输出done信号，为奇偶校验做准备*/o_baud_en=NO;o_rx_done=YES;i=i+4d1;ov_oe=oe_r;ov_rx_data_r=rx_data; /*储存数据到ov_rx_data_r*/end4d14: begino_baud_en=NO;o_rx_done=NO;i=4d0;enddefault :begino_baud_en=NO;o_rx_done=NO;i=4d0;oe_r=2d0;rx_data=9d0;endendcase endmodule odd_even_detect.v 简介： 奇偶校验检测模块，对收到的数据进行奇偶校验，奇偶校验出错输出为8d0，否则原数据输出 (此文件可综合)综合软件：quartus ii 11.0 代码：/=/Author :wsc/Time:2013/12/02/File Name:odd_even_detect.v/=module odd_even_detect(i_clk,i_rst_n,i_rx_receive_done,iv_rx_receive_oe,iv_rx_receive_data,o_oe_done,ov_rxdata);input i_clk;inputi_rst_n;inputi_rx_receive_done;input 1:0iv_rx_receive_oe;input8:0iv_rx_receive_data;outputo_oe_done;output7:0ov_rxdata;rego_oe_done;reg 7:0ov_rxdata;reg2:0 i;always (posedge i_clk,negedge i_rst_n)if(!i_rst_n)begin o_oe_done=1b0;ov_rxdata=8d0;i=3d0;endelse case(i)3d0:if(i_rx_receive_done=1b1) i=i+3d1;3d1:case (iv_rx_receive_oe) 2b00: begin /*无校验，原数据输出*/ov_rxdata=iv_rx_receive_data7:0;i=i+3d1; end2b10: if(iv_rx_receive_data=1b0) /*odd校验，iv_rx_receive_data缩位异或为0，则正确，原数据输出，产生done信号，否则输出为0，不产生done信号*/begin ov_rxdata=iv_rx_receive_data7:0;i=i+3d1;end elsebegin ov_rxdata=8d0;i=3d3;end2b01,2b11: /*even校验，iv_rx_receive_data缩位异或为1，则正确，原数据输出，产生done信号，否则输出为0，不产生done信号*/if(iv_rx_receive_data=1b1)begin ov_rxdata=iv_rx_receive_data7:0;i=i+3d1;endelsebegin ov_rxdata=8d0;i=3d3;enddefault :ov_rxdata=8d0;endcase3d2:begin o_oe_done=1b1;i=i+3d1; end3d3:begin o_oe_done=1b0;i=3d0; end default :i=3d0;endcase endmodule 顶层文件uart_receive.v： 顶层文件，实现串口接收功能，串行数据输入，并行输出 (此文件可综合)综合软件：quartus ii 11.0 代码：/=/Author :wsc/Time:2013/12/02/File Name:uart_receive.v/=module uart_receive(i_clk,i_rst_n,i_en,iv_oe,/*odd_even*/i_rxdata,o_done,ov_data);input i_clk;inputi_rst_n;inputi_en;input 1:0iv_oe;input i_rxdata;outputo_done;output7:0 ov_data;wire o_h2l;detect u1 (.i_clk(i_clk),.i_rst_n(i_rst_n),.i_rxdata(i_rxdata),.o_h2l(o_h2l);wire i_baud_en,o_baud_clk;baud u2(.i_clk(i_clk),.i_rst_n(i_rst_n),.i_baud_en(i_baud_en),.o_baud_clk(o_baud_clk);wire o_rx_done;wire 1:0 ov_oe;wire 8:0 ov_rx_data_r;rx_receiveu3(.i_clk(i_clk),.i_rst_n(i_rst_n),.i_h2l(o_h2l),.i_en(i_en),.i_rxdata(i_rxdata),.i_baud_clk(o_baud_clk),.iv_oe(iv_oe),/*odd_even*/.o_baud_en(i_baud_en),.o_rx_done(o_rx_done),.ov_oe(ov_oe),.ov_rx_data_r(ov_rx_data_r);odd_even_detectu4(.i_clk(i_clk),.i_rst_n(i_rst_n),.i_rx_receive_done(o_rx_done),.iv_rx_receive_oe(ov_oe),.iv_rx_receive_data(ov_rx_data_r),.o_oe_done(o_done),.ov_rxdata(ov_data);endmodule 测试文件uart_receive_tb.v简介：对uart_receive.v做简单测试，以确保uart_receive.v逻辑功 能设计无误 （此文件不可综合）仿真软件： modelsim 6.5代码：/=/Author :wsc/Time:2013/12/03/File Name:uart_receive_tb.v/=timescale 1ns/1nsmoduleuart_receive_tb;reg i_clk;regi_rst_n;regi_en;reg 1:0iv_oe;reg i_rxdata;wireo_done;wire7:0 ov_data;initialbegin i_clk=1b0;i_rst_n=1b1;i_en=1b0;#23 i_rst_n=1b0;#45 i_rst_n=1b1;endalways #10 i_clk=!i_clk;/*以上实现功能为产生时钟周期为20ns的时钟信号i_clk，及复位信号i_rst_n(低电平有效)*/initial /*产生i_rxdata数据,(由于波特率未定，暂时假设传输一位需要时间为20000ns)*/begin iv_oe=2b00; i_rxdata=1b1; #200 i_en=1b1; iv_oe=2b00; /*无校验位*/ i_rxdata=1b0; #20000 i_rxdata=1b0; /*传输数据为0011 1010*/#20000 i_rxdata=1b1;#20000 i_rxdata=1b0;#20000 i_rxdata=1b1;#20000 i_rxdata=1b1;#20000 i_rxdata=1b1;#20000 i_rxdata=1b0;#20000 i_rxdata=1b0;#20000 i_rxdata=1b1;#20000 i_en=1b0;#200 ;/- i_en=1b1; iv_oe=2b01; /*奇校验，传输数据为1100 1000*/ i_rxdata=1b0; #20000 i_rxdata=1b0;#20000 i_rxdata=1b0;#20000 i_rxdata=1b0;#20000 i_rxdata=1b1;#20000 i_rxdata=1b0;#20000 i_rxdata=1b0;#20000 i_rxdata=1b1;#20000 i_rxdata=1b1;#20000 i_rxdata=1b0;#20000 i_rxdata=1b1;#20000 i_en=1b0;#200 ;/- i_en=1b1; iv_oe=2b10; /*偶校验，传输数据为1100 1000*/ i_rxdata=1b0; #20000 i_rxdata=1b0;#20000 i_rxdata=1b0;#20000 i_rxdata=1b0;#20000 i_rxdata=1b1;#20000 i_rxdata=1b0;#20000 i_rxdata=1b0;#20000 i_rxdata=1b1;#20000 i_rxdata=1b1;#20000 i_rxdata=1b1;#20000 i_rxdata=1b1;#20000 i_en=1b0;#200 ;/-i_en=1b1; iv_oe=2b11; /*奇校验，传输数据为1100