高速数字设计学习笔记.doc

第一章高速数字设计主要研究无源元件对信号传播的影响(震荡和反射)、信号间的相互作用(串扰)以及外界的相互作用(电磁干扰)。1） 对于任何数字信号，可以从其频谱图或者功率谱图上看出其转折频率点(也就是信号增益或者幅度急转直下的那个频率点)，这个频率与信号的上升时间有关系，而与信号的时钟速率无关，具体的关系如下：其中，为10%90%信号脉冲上升或者下降时间2）任何数字信号的重要时域特性主要由频率以下的信号频谱所决定，如此，可得以下两个数字电路的重要特性： 1. 任何在其转折频率以内包括转折频率，具有一个平坦频率响应的电路，可以允许一个数字信号几乎无失真的通过。 2. 数字电路的频响在以上的频率特性对于它如何处理数字信号几乎没有什么影响。该频率以上的特性对输入信号就是消极影响了，应该避免输入信号的特性进入这一区域。3）记忆要点： 1. 电路的高频响应，影响其对瞬时过程的处理。低频响应，影响其对长期过程的处理 2. 数字脉冲的大部分能量集中在转折频率以下 3. 电路对阶跃信号的边沿的处理，取决于它的转折频率特性(电路频率响应的截止频率)，转折频率越大，说明电路的通频带越宽，高频处理能力越大。4）导线和印刷电路中电信号的传播速度取决于其周围的介质 电磁场在不同的介质中的传播延迟。常用的印刷电路板材料FR4在低频时的介电常数为4.7左右，高频时为4.5左右。 另外，走线的几何结构和空间分布决定了其电场是驻留与电路板内部还是在大气中。当电场停留在电路板中时，实际的介电常数增大。所以，可以预测，PCB外层走线的介电常数小于内层走线(被上下两个地平面完全封闭在电路板内部)，因而，外层走线传输速度高，内层走线传输速度小。5）如果系统的物理尺寸足够小，并且所有的点在同一时刻响应为统一的电位，那么这个系统就是一个集总系统，如果电位不统一，则为分布式系统。区分一个系统是分布式还是集总式，要根据流经该系统的信号的上升沿来决定：对于印刷电路板走线，点到点的连线以及总线结构，如果连线的长度小于上升沿有效长度的1/6，则该电路表现为一个集总系统。信号的上升沿的有效长度指的是上升沿所持续的物理距离L：，其中D是传播延迟。6）经典的两种带宽 (1) 3dB带宽：这是针对一个系统而言的，检查一个系统冲击响应的傅里叶变换，找出振幅数值下降到其直流以下的3dB(峰值的0.707倍)时的频率。在放大电路的频响函数中，这一带宽定义的是一个通频带，有最高频率和最低频率。而在这里，最低频率一般为0。 对于示波器，输入频率等于垂直放大器3dB频率点的正弦波，显示在屏幕上的振幅只有它实际振幅的0.707倍。 (2) 考虑到整个频谱的模型，这个值通常用于放大器的噪声分析中。一个低通滤波器的均方根带宽RMS或者噪声带宽是： H(0)表示的是直流频率响应，如果H是一个带通滤波器，应采用频带的中心频率来代替。当技术指标从模拟领域转换为数字领域时，通常需要将频率响应转换成上升时间。系统上升时间分别针对这两个频率的计算方式如下(1) 其中，Tr为该系统的10%90%上升时间；K为比例常数，取决于具体的脉冲波形：对于高斯波形K=0.338，对于单极性指数衰减脉冲K=0.350。对于大部分计算而言，细微的差别完全可以忽略(2) 其中，K的值根据脉冲类型在0.360.55之间变化 K的确定可以通过计算系统响应的类型，比如有指数函数响应，高斯型函数的响应，具体计算参考信号与系统7） 数字电路工程师通常测量一个系统的特性时，使用的是阶跃响应的方式。当一个冲击脉冲激励一个电路元件时，可以从每个电路元件的响应推导出电路元件阻抗与频率的关系曲线。针对电阻，电容，电感的电压响应举个例子：1. 电阻显示出的是一个平坦的没有上升延迟的阶跃响应2. 电容显示的是一个上升然后到满幅值的阶跃响应3. 电感显示的是一个下降然后到0的阶跃响应 8） 无源器件电感和电容在不同的频率下会有不同的阻抗，我们可以采用如下近似公式进行估算： 其中的Tr为激励信号的上升时间。9） 互容：无论何处，只要存在两个电路，就会有互容。一个电路的电压产生电场，该电场会影响第二个电路。两个电路之间的电场相互作用，其相互影响的系数随着距离的增加而快速的减小。这个相互作用的系数，就叫做互容。两个电路之间的互容耦合可以简单的看作是从电路A到电路B的一个寄生电容连接。 互容与串扰的关系表现在一个电路上的变化的电压Va(准确的应该是两个电路电压差的变化率)，会在另外一个电路上产生变化的电流Im： 增大两个电压幅值差距比较大的电路之间的距离，可以显著的减小互容干扰。 高速电路中互感耦合产生的影响远远大于互容耦合产生的干扰。互感：存在电流回路(闭合的回路才会有电流，电流会产生磁场，该磁场在另一个回路中产生磁通量)的地方就会有互感。一个回路的电流产生一个磁场，而该磁场会影响第二个回路。两个回路相互作用，其作用的系数随着距离的增加急剧减小。这个系数称为互感，单位是H。互感Lm将一个噪声电压Y注入到另外一个电路B中，按照下面规则，在电路B中产生的噪声电压Y与另一个电路A中的电流变化速率成正比： 与互容耦合不同，因为磁通量有方向之分(右手法则)，所以互感耦合有可能产生一个与驱动信号极性相反的串扰。当两个电流通路的方向垂直时，互感耦合产生的干扰几乎降为0，这也就是垂直布线的原因。第二章 逻辑门电路的高速特性1） 高速数字电路的四种功耗：输入功率、内部功耗、驱动电流功耗、输出功率。其中每一种都可以细分为静态和动态功耗。通常在数据手册上给出的标称值指的是静态功耗，也就是电路维持在一个或者另外一个逻辑状态时所需要的功率，这可以通过计算每个电阻上的功率进而叠加计算，这就是在没有负载情况下的静态功耗。2） 逻辑电路的每一次电平的跳变，都要消耗超过它正常静态功耗之外的额外功率，当以一个恒定的速率循环跳变时，动态功耗等于： 功耗=单位时间出现的跳变每次跳变消耗的额外功率动态功耗最常见的两个起因：负载电容、叠加偏置电流对于容性负载，如果以F Hz的频率交替充放电，则因此消耗在驱动电路中的功率： 功率=对于叠加电流：TTL和CMOS电路的输出端(由两个管Q1和Q2组成)在高电平和低电平之间转换时，有可能会出现转换瞬间的Q1和Q2同时导通。任何重叠了的导通都会产生一个从Vcc(Vdd)倒地的电流浪涌，所消耗的额外功率以热量的形式消耗在晶体管Q1和Q2上。转换速率越慢的逻辑器件，其在转换期间停留的时间越长，因而导致同时导通的时间就越长，消耗的额外功率就越大。对于TTL电路，叠加效应更显著。因此TTL电路不适合用做线性的小信号处理器件(如振荡器)，因为他们在线性工作状态时要消耗额外的能量。相反，工作在重叠区域的ECL射极耦合逻辑电路不会汲取额外的电流，因而可以作为优良的线性器件。3） 芯片的输入功耗来自于其他器件。静态输入功耗由所需的输入电流和电源电压的乘积决定，包括了接收方逻辑器件内部的实际功耗与驱动器件的功耗(针对负载一端)。动态输入功耗指的是驱动器件内部产生电平转换时消耗的功耗。4） 内部功耗：内部功率用于逻辑器件内部节点的偏置和转换。5） 驱动电路功耗：逻辑器件中大部分功耗都消耗在输出驱动电路上，这取决于输出电路的结构、逻辑电平、输出负载以及运行速度。四种常用的输出结构：推拉电路输出、射极跟随器输出、集电极开路OC输出、电流源输出。6） 简单的RC电路（或者类似等效为RC的电路）的上升时间计算：当输出从低电平转换到高电平时，充电时间常数约等于驱动器输出电阻乘以输出负载电容，也就是：这个时间常数是输出端电压从低电平状态升值高电平的63%所需要的时间。升至高电平的90%所需要的时间是的两倍多一点。一个简单RC电路的10%90%上升时间是RC乘积的2.2倍： 7） 对于推拉输出电路的动态功耗。设计者常常仅仅根据器件资料上提供的负载直流输入要求，冒险使推拉输出电路的负载达到它的最大直流扇出能力。特别是当设计CMOS总线时，这个想法特别诱人，因为理论上CMOS电路的扇出能力是无限的。而实际上重负载的总线结构会带来两个缺点：上升时间变缓、驱动器件的功耗提高。8） 常见的射极跟随器有两种：ECL和GaAS。两种逻辑电路通常采用-5.2V的电源供电，高电平输出标称值-0.9V，低电平输出标称值为-1.7V。如下图所示的ECL电路的一般结构。ECL电路需要一个下拉电阻，通常用来端接到-5.2V或者-2.0V。采用-2.0V端接在功耗上有明显的优势。另外，采用-2.0V下拉电路的优点是正好作为一个端接器连接在传输线的末端，在这个情况下，下拉电阻的合理取值是50100欧姆，大致与实际的传输线阻抗范围相同。采用-5.2V端接时，合理取值范围是330680欧姆，因而不适合做端接器。对于任何电路，减小电阻值将消耗更多的功率，同时也减少了下降时间(参考上图下降时间的计算公式)。对于OC和电流源输出电路也是如此，任何容性负载在减少了驱动电路功耗的同时，都会产生下降时间问题。对于ECL电路，除了上述端接方式以外，还有更为常用的一种“抽头式下拉端接” 根据所期望的总的阻抗和终端电压，来计算抽头式端接的有效电阻的公式为： 其中R3为期望的总阻抗、Vt为期望的有效端接电压从R1和R2求出R3和Vt： 9） 数据总线的两端一般情况下都需要进行端接。10） 在计算器件功率时，因该包括动态功耗和驱动重负载时的功耗。其中，动态功耗就是指信号源加载在驱动电路中的功率。一般动态功耗最常见的两个起因就是负载电容(容性负载，产生信号跳变)和叠加的偏置电流(之前的内容有讲到)。当然，理想电容不消耗功率，功率是消耗在驱动电路对电容充电和放电的过程中。而消耗在负载上的功率，一般包括端接电阻、上下拉电阻、偏置电阻等等。偏置电阻的大小，应该始终能够保证足以应付最坏情况下的功耗，比如数据输出保持在一个或者另一个状态时。偏置电阻上的功耗通常大于驱动电路。负载过重时，偏置电阻和端接电阻上的功耗是非常大的，很有可能销毁电阻器件。电源功率的大小可以按照预期的平均值功耗来确定，再加上一个适当的安全系数。电源具有过载自我保护装置，如保险丝，而偏置电阻没有，所以不要忽视其上面的功耗。11）逻辑器件的转换速度过块的状态转换速度，或者说过短的转换时间常常会导致返回电流、串扰和振铃等问题产生。主要有两个方面：电压突变产生的影响、电流突变产生的影响。(1) 数字信号的主要频率分量主要集中在其转折频率以下，而转折频率Fkee只与脉冲的上升时间有关系。 信号传播的整个路径，包括器件封装、电路板布局以及连接器等等，如果要他们正确的分发转换时间为Tr的数字信号，其频率响应至少要在之前都是平坦的。如果之前的某个路径频率响应不平坦，在路径远端接收到的信号则可能出现上升时间恶化、鼓包、过冲或者振铃。缩短上升时间将迫使的值升高，这就对信号沿路的频率响应提出了更高的要求，所以给设计带来了更多的困难，而且容易导致信号传播出现问题。另外，过快的转换时间意味着电压的变化率很大，这就对相邻电路上的信号产生互容影响。(2) 电流的突变也会影响其他线路上的信号，主要是通过互感机制产生。电路的电流变化率过高，出现互感耦合的问题会越严重。由此可知，如果两个逻辑系列产品的最大传播延迟的统计数字相同，那么，输出转换时间最慢的那个将会比较便宜，并且比较容易使用。12）电压容限：逻辑驱动器的保证输出与逻辑接收器在最坏情况下的灵敏度之间的差值。如上图所示：“电压容限”具体指和之间的差值，或者和之间的差值。容限能够对真实系统中数字信号的非理想发送和接收缺陷进行补偿。通常情况下，如果没有可靠的电压容限，实际中会出现如下几种状况影响接收的准确性：(1) 直流电源的电流流经接地的DC电阻，导致各个逻辑器件之间存在地电位差。也就是发送门和接收门的参考地电位之间发生了偏移，这将会导致接收的错误。(2) 某些逻辑系列产品的门限电平是一个温度的函数。温度的升高会导致容限的减少。当然，高速情况下，还要考虑信号串扰和振铃。 一般，在挑选器件时，电压容限与输出电压的幅度的比值，可以作为一个参考。这个比值越大，则抗干扰就越好。补充：TTL输入高电平V，输入低电平V。最大灌电流是在保证门电路输出标准低电平的前提下允许流进输出端的最大电流，一般为十几毫安。最大拉电流是在保证输出标准高电平并且不出现过功耗的前提下，允许流出输出端的最大电流，一般为几毫安。CMOS输入高低电平和均受电源电压的限制。规定：，13） 封装引起的问题(1) 引脚电感。器件中个别引脚的电感会产生被称为“地弹”的现象。每当器件输出端由一个状态转换为另一个状态时，这一现象会导致逻辑输入端出现毛刺。由于输出转换而引起的内部参考电位的漂移称为“地弹”。而封装的引脚电感(接地引脚电感)常常会在电流变化时产生感应电压，从而给地线上增加不必要的电压，地弹电压与经过地线引脚的电流变化率成正比。地弹电压如果加载在时钟信号管脚上，则会出现参考时钟的突变，引起所谓的“双重触发”，也就是在非正常情况下引起了时钟触发。这种情况经常见于双列直插封装内部，注意只是发生在器件内部，出现在非常快速的输出驱动器连接较重容性负载的情况下。地接引脚电感是封装类型的一个强函数，封装越大，引脚电感就会越大。具有内部地平面的封装较好，但不能完全消除地弹问题。减小地弹：1. 减小接地引线也可以减少地弹的影响。2. 减慢输出转换时间3. 在器件封装中布置多重地线，两两一组可以显著的减少接地电感。地线在芯片周围均匀的展开放置要好于将许多地线集中在一起。4. 器件的输入电路中带有一个单独的参考地引脚，这是一种更为巧妙的解决地弹问题的方式。内部参考电压发生器具有直接连接到外部地的通道，并为内部参考电压发生器提供了一个独立的读出引线。该引线不承载大的接地电流，也不会产生地弹。对于有多个独立地线的芯片，要确保每个地线到接地平面都有一个直接的通道，因为把两个地线连接到一起并且将它们经过同一条走线接地的做法将使多个独立的接地引脚失去原来的作用。 5. 差分输入也是一种类似的方法，效果也好。第四章 传输线1） 如前所述，当电路系统的布线长度大于1/6信号上升传输长度时，将表现为分布状态，分布状态如果不进行有效地端接，将会出现振铃。2） 集总参数的电路有可能会发生振铃，这取决于电路的Q值。电路的Q值显示出电路中信号衰减消逝的快慢，在低Q值电路中，信号衰减得很快，而在高Q值电路中，信号却来回震荡，直到最终消逝为0。Q值在技术上被定义为总存储能量于每个振荡周期所衰耗能量之比。Q值是为了更好的研究电路谐振时的性质而引入的一个物理量，用来描述谐振电路的质量或者其谐振能力，揭示了谐振电路的通频带和选择性之间相互矛盾的关系，Q值越大，通频带宽度就越窄，电路的选择性能就越好，抑非能力越强。Q值越小，通频带宽度越宽，抑非能力越弱，频率选择能力就越差，但是带宽包含的信号多，信号损失小，有利于减小信号的是真。3） 信号线上的振铃包括过冲(超过稳态信号幅度)，和下冲(达到限度后继续下降，知道稳定)，如下图，电容放电时从最高电平下降后产生振铃。根据经验，在一个理想阶跃的输入响应中，Q值为1的数字电路显示出16%的过冲，Q值为2的数字电路显示出44%的过冲。任何Q值低于0.5的电路都不会过冲或者振铃。可以利用如下关系式求得过冲的大小：过冲电压：超出稳态输出电平的输出上升量阶跃电压：预期的稳态电平，TTL：3.7V补充：1. 过冲（Overshoot）就是第一个峰值或谷值超过设定电压对于上升沿是指最高电压而对于下降沿是指最低电压。下冲（Undershoot）是指下一个谷值或峰值。过分的过冲（overshoot）能够引起保护二级管工作，导致过早地失效。2. 下冲（Overshoot）是第二个峰值或谷值超过设定电压对于上升沿过度地谷值或对于下降沿太大地峰值。过分地下冲（undershoot）能够引起假的时钟或数据错误（误操作）。3. 振荡（ringing）就是在反复出现过冲（overshoots）和下冲（undershoots）。信号的振铃（ringing）和环绕振荡（rounding）由线上过度的电感和电容引起，振铃属于欠阻尼状态而环绕振荡属于过阻尼状态。信号完整性问题通常发生在周期信号中，如时钟等，振荡和环绕振荡同反射一样也是由多种因素引起的，振荡可以通过适当的端接予以减小，但是不可能完全消除。4） 衡量是否会振铃，比较输入信号的转折频率(驱动电路的上升时间)和振铃频率(谐振频率)的大小，如果前者大于后者，则势必会产生振铃。从时域考虑，信号上升时间越长，引起的振铃越小，相反，当上升时间远远小于振铃周期的一半时，将引起最坏情况下的振铃。在线性电路理论中，最坏的过冲总是会发生在阶跃边沿后振铃周期的1/2处。5） 根据电磁理论，信号电流环路的面积与其所产生的电磁场成正比。传输线结构保证了信号的返回电流紧贴着信号输出路径，故电流环路面积很小，极大的减小了EMI问题。同时注意，有大量连线的系统应该特别注意串扰。尽量让信号回路连续，不中断。4） 任何传输线的传播延迟都与其单位长度的串联电感和单位长度的并联电容有关系，并且与传输线的长度成正比，他们之间的良好平衡可以达到信号的无畸变传输。5） 通过在传输线的一端施加一个阶跃电压，而后确定必须要有多大的电流流入传输线之内，用以维持产生的波形均匀一致的传播，即可得到该传输线的输入阻抗。这里得出了一个维持一个V伏特阶跃边沿的传播所必需的输入电流。化简并求解比率V/I，称为Zo，或者称为特性阻抗。 分子是单位长度的电感值，分母是电容。这个输入阻抗是一个常数，这是传输线物理结构的一个函数，通常特性阻抗的范围从10欧姆到300欧姆。FR-4印刷电路板中使用的特性阻抗典型值从50欧姆70欧姆不等。下图给出一定阻抗所需线宽。注意区分表层走线和内层走线。上图中Rs是源端阻抗，存在这样一个现象，当一个信号源的源端阻抗过高时，所驱动的传输线对于驱动电路来说像是加载了一个电容一样。应该记住，对于一个理想的无线传输线，其输入应该看成是阻性的而不是容性的。这一点在后面会提到。6） 印刷走线的电阻是敷铜厚度和走线线宽的函数。走线敷铜厚度由电镀量决定，典型值为1oz或者2oz，分别对应0.00135和0.0027的覆铜厚度。每英寸印刷电路的走线的电阻可以通过其厚度和宽度来计算： W走线宽度，T走线厚度，单位为in。若已知电镀重量，可直接使用如下公式：分母为走线宽度和电镀重量的乘积。7） 由5）可知，在理想的传输线中，没有损耗，电阻为0，所以阻抗值为一个固定值。电缆的串联电阻把衰减和畸变引入到理想的传输线模型。信号的畸变意味着当不同频率的信号通过传输线时，其衰减和相移的程度会有所不同。串联电阻对Zo的影响可由下式表示： 1. 低频时，R大于w，属于RC传输线情况，特性阻抗与频率的平方根成反比。随频率的不同，传输延迟也不同(非线性相位延迟)，故会产生信号畸变。 2. 当高频时w较大，此时特性阻抗较为平坦，属于低损耗传输线情况(线性相位延迟)。 条件：在R/L以上的频率时，传输线可以看成是一个简单的时间延迟元件，延迟与距离成正比。因为有损耗，所以增益总是小于1。在该频率以上时，特征阻抗近似为一个常数，所以在高频条件下，特征阻抗为常数，相当于一个普通的电阻。可以总结出以下两个便于使用的公式： 其中L=电感(H/in)，C=电容(F/in)，Tp=传播延迟(s/in)，Zo=特性阻抗 经验：1. 电话线上语音信号的中心频率为1.6MHz，线路的特性阻抗为648，相位角为-45(延迟)。 2. 信号损耗的单位为奈培neper，1奈培=8.69dB的损耗。8） 在上述的论述第二种情况下，高频时，当频率高于Hz，也就是百兆赫兹以上时，串联电阻阻值开始增大，这将导致更多的衰减，但是相位依然保持线性。这种电阻的增加称为趋肤效应。趋肤效应的机理：在低频时，电流在导体内部的分布密度是均匀的。在高频时，导线表面的电流密度变大，而中心区域几乎没有电流流过。因为导体的电感分布从里到外表越来越小，而在高频时电流会顺着电感较小的路径流过。趋肤深度表示的是电流渗透的平均深度，趋肤效应越严重，趋肤深度就越小。同时，w越大，趋肤深度约严重，导体的AC电阻越大，AC电阻值与成正比。对于1oz的PCB，趋肤开始起作用的频率大概是1GHz，对于2oz的PCB，大概是400MHz。 电阻开始增长的频率，等于趋肤深度开始小于导体厚度时的频率。对于圆形导体，临界深度等于导体的半径。对于扁平的矩形导体，例如印刷走线，临界深度为导体的厚度。由此可见，走线越宽，越能缓解趋肤效应。 9） 下图展示了衰减和趋肤效应之间的变化关系。中间那块缓和的地方，正是恒阻抗区，范围非常小。对于普通的数字传输系统，总的电阻限制在以下值范围内，就不会出现明显的趋肤效应：L和C的单位都是 ？/in通过以下两个式子可以计算出某一频率上的响应：在频率w上的幅度衰减 在频率w上的相移 频响其中X为传输线的长度。10） 在数字转折频率处限定损耗不超过0.5dB，可以使每个上升沿的95%的幅值都能通过。对于短距离的数字电路应用，传输线衰减的dB值和电阻成正比，电阻和成正比，所以dB值和成正比。长距离通信时，对接收端的电压容限有一定的要求。为了容忍一定的传输损耗，一般长距离通信的接收端采用比TTL门电路更大的电压门限。另一种方法是：使数据编码具有相同数量的1和0，然后让它通过一个交流耦合的网路。该交流耦合的网络去除了数字信号中由驱动器产生的任何直流偏置分量。其结果是波形的高电平和低电平的偏移相等。这个信号的接收器应该具有一个精确的过零判决门限，这种方法能够容忍更大数量的衰减(在转折频率情况下，可以达到3dB或者更多)。11） 由前述可知，特性阻抗由下面式确定：在一定频率内，R串联电阻为一个定值。当频率上升到一定值时(w大于R/L)，趋肤效应开始影响串联电阻值，R(w)与成正比。但是R(w)相对于一直很小，所以上式中的阻抗依然可以保持一个基本不变的恒定值。所以，传输线的输入阻抗受趋肤效应影响较小。12） 临近效应相邻的两个方向相反的电流会产生和安培力不同的临近效应，它使得电流密度重新分配。由于这个原因，流入地平面的信号返回电流也紧贴在向着信号导线的一侧。一般而言，电流总是按照环路电感最小的方式来流动。换句话说，如果有所选择，自然是会选择一种使环绕导体的磁场储能最小化的方式来流动，这也正是信号返回电流会尽最大限度的沿着原始信号的路径反方向流动，这样可以使得环路面积最小，环路磁场能量最小。13） 介电损耗。这是频率的函数，当频率升高的一定程度时，绝缘介质的介电损耗系数升高，意味着介质对信号的衰减也明显增加。在FR-4板材，1GHz以下时，介电损耗对衰减的影响可以忽略。但是高于此频率下时，介电损耗变得很大，此时绝缘材质应该选用陶瓷基板材料：如氧化铝。14） 在信号传输中，必须首先确定传输电缆传送信号的能力。对于数字信号，要通过检查在转折频率上的信号传输损耗小于零点几个分贝，来认定电缆有充分的传输能力，然后再考虑源端和负载阻抗的影响。信号在传输线上的反射，如下图所示 当传播信号T(w)部分出现在电缆的远端时，一个反射信号也沿着电缆向源端反向传输。随着信号的反射，这个信号与输入信号叠加，然后同时向反方向传播，互不影响。信号的返回，也有一个返回系数，远端返回系数：在源端，也有一个返回系数：信号在源端和负载端来回反射，无限循环，直到衰减为0。综合考虑以上这些因素，和信号的来回反射，可以得出该传输系统的整体传输频率响应： 如下图所示，一个实际的信号传输情况，如果输入信号的上升时间足够长，所有混合部分会互相错开叠加，结果是不会出现任何振铃，只有当上升时间和往返的延迟相当小(或者小于)时，才会有可能出现振铃。如上图，在箭头处是返回信号叠加的时刻，可以看出，两个混合部分会相互错开叠加，所以结果不会产生振铃。15） 按照上述最终的频率响应，要消除反射，有两个可控制的参数，源端阻抗和负载阻抗要控制A，R，以保证在数字信号转折频率以下响应是平坦的。为此，我们有以下三种端接方式可以消除反射：末端端接、串联端接、短线。1. 末端端接是使信号在远端的第一次反射回来的信号为0。为此，要确保=0。方法是：使负载阻抗等于电缆特性阻抗2. 源端端接，消除第二次反射，使=0。方法是：使负载阻抗等于电缆特性阻抗 P1323. 短线连接两端。这样以至于线路的频率响应=1，因而不存在明显的衰减或者相位延迟。为此，必须保证电路为集总电路元件，其长度必须小于上升沿电气有效长度的1/6。其中L和C为单位为 */in电路中反射信号的幅度由来决定，如果该值比较小，可能震荡一两个来回，反射信号就会达到稳态。如果这个值比较大，则信号要震荡好几个来回。一个完整的来回所需要的时间为： 那么在这一个来回中，信号的幅值按照进行衰减，可以用下面的模型来描述这一个过程。 的乘积总是小于1，所以在一个反射周期里，随着时间的增加，上述表达式的值总是在衰减。由此式可以明确之前三种减少反射的方法的所有意义。16） 只有当往返的延迟超过了信号的上升沿时间时，过冲和振铃才会发生。可以这样理解，如果信号需要3s进行时间进行上升，而反射信号需要2s就进行了一来回，也就是说在信号还没完全满幅值时，返回信号已经回来了，这时返回信号就不会影响满幅值，从而不会有过冲和振铃。这一点可以用高速信号的定义来理解：通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应(当另外一种定义：信号的上升/下降沿时间R1(可以给低电平提供更大补充的电流，这样可以满足TTL的驱动要求)，则LO的驱动电流需求要大于HI，该设置适合于TTL和HCT系列。 关于电阻大小，一方面要考虑到以上的需求条件，另一方面还要考虑最终输出的电压大小要求(第二章中计算Vt的公式)，还有就是驱动器的最大最小电流设置。也就是说，要满足：1. R1和R2并联等于Zo2. 不能超过(最大的高电平输出电流)3. 不能超过(最大的低电平输出电流)4） 菊花链结构的端接一条路径要搭载若干个负载时，可以采用如下结构：输入信号在每一个末端端接线上都有一个延迟的信号副本，因此可以把接收器接在线上的任何点处。条件是：保证每个接收器从主路径上连接下来的连接段长度要小于原始信号的上升沿电气长度。这样才能避免来自每个分支端的信号反射。如图中红线所示，这一连接段长度一定要小于信号的电气长度。5） 源端端接方式是把每个驱动门电路通过一个串联电阻连接到传输线上。串联电阻的值加上驱动器门的输出阻抗，应该等于传输线的特征阻抗Zo。这样就保证了源端的反射系数为0。源端开路，反射系数为1. 可以这么理解：这个过程可以理解为满幅值信号被吸收，进而转换为低电平的过程(下一个状态时低电平)。向前传播的仅仅是一个上升沿。1. 在T=0时，信号经过串联电阻分压之后，加载到传输线上的电压只有1/2.2. 参见B信号图示，在一半的信号强度上升沿开始在传输线上向远端传播的同时，一半的满幅值已经在远端反射回来(注意，这个反射信号仅仅是反射，没有被接收端吸收，它在源端有信号跳变的同时已经加载在远端了)，开始向源端与这个上升沿相对传播。当T时间以后，上升沿传播到远端，和这里的1/2反射信号叠加，然后被接收端吸收。而传播向源端的1/2反射信号，到达源端后，被反射系数为0的源端衰减为0。所以，D信号图示中表示的是最终的结果，此时叠加后的满幅值被接收端吸收，同时反射信号完全衰减。3. 信号图示C显示出，减半的上升沿原始信号和反射信号都经历了T时间。在T时刻，反射信号被完全衰减，而减半上升沿原始信号被叠加回原来的满幅值1，同时被接收端吸收。6） 实际中，驱动器本身的输出阻抗不为0，而要保证源端端接电阻+驱动器输出阻抗=Zo，则要求匹配的串联端接电阻阻值稍微小于传输线的特性阻抗。ECL电路的高电平和低电平的输出阻抗一样，大约为10。而TTL和CMOS在HI和LO时输出阻抗不一样，所以匹配电阻只能折中选取。7） 源端端接目前为止只有串联端接方式。终端端接有两种：并联式(末端端接)和串联式。对于同一个传输系统，我们可以选择这三种方式进行端接。区别在于：1. 末端端接可以提供足够的驱动电流。2. 在相同传输线阻抗和相同负载的情况下，源端串联端接方式引起的信号上升时间()是末端端接方式()的两倍。所以源端端接信号上升时间稍微长一点。3. 末端端接传输线的输入阻抗为Zo，源端端接的传输线的输入阻抗为2Zo。 两者所需的最大驱动电流一样，而末端端接的拉、灌驱动电流可以调节。4. 源端端接可以得到比较理想的阶跃响应。在典型的数字电路中，源端消除反射比在远端更容易一些。源端通常有一个阻性负载+一个小电感。而远端接收器通常有一个寄生的容性负载。由于端接不匹配所产生的不良结果，远端端接的容性负载产生的影响比源端的电感更大，尤其是驱动多个负载时。与远端端接相比，源端可以提供近似为0的反射系数，从而可以得到一个比较理想的全频率响应。 5. 低速信号时，适合用源端端接。而且源端端接相比末端端接消耗较少的功率。如果两个相结合，则会消耗更多的功率。8） 有时在末端端接中经常使用电容，目的是减少静态功耗，因为有了电容，静态时电流就是0，从而阻抗就不消耗功率。常用于中断线和时钟线。补充：直流平衡电路：驱动电路的两个状态所占用的时间，分别是总时间的一半。9） 差分信号的有效端接，比如网络差分线。10） 如果信号的重现精度要求十分高，可以考虑同时使用源端端接和末端端接。这样处理会使信号电平削减许多，但是极大的减少了反射。这时，对任何一端的端接匹配误差的要求都比较宽松。这种端接方式在微波电路中被广泛使用，以提高在宽的频率范围上的平坦增益。在数字信号处理中，这种端接只用在识别小信号的线路接收器上。11） 并行总线的端接时，要注意并列的端接电阻之间的交叉耦合，这通常会比信号线上的耦合更严重。采用如下图所示的，将端接电阻的交叉长度尽量缩小，参差排列，这样可以减少耦合。 另外，在表贴的电阻端接时，尽量将电阻放置在靠近