第二章-8086-CPU[2-3].ppt

微型计算机原理与接口技术 第4讲 2 05 32 第二章8086CPU 引言8086CPU的内部结构8086 8088CPU的引脚功能8086的存储器组织8086的工作模式和总线操作 内容提要 3 05 32 2 48086的工作模式和总线操作 1 电源要求8086 8088微处理器都是用 5 0V电源电压 其允许偏差为 10 2 直流特性要将其他器件与微处理器的引脚相连 需要知道每一输入引脚的输入电流要求和每一输出引脚的输出电流驱动能力 输入特性 输出特性 4 05 32 2 48086的工作模式和总线操作 建议 如果没有缓冲 则连接到输出引脚的任何类型的负载或负载组合不要超过10个 若超过此数 则噪声将引起时序问题 注意 8086 8088微处理器可驱动1个74XX 5个74LSXX 1个74SXX 10个74ALSXX或10个74HCXX负载 3 系统配置方式最小模式 CPU的管脚MN MX接高电平 5V 最大模式 CPU的管脚MN MX接低电平 GND 4 系统配置特点最小模式是单机系统 系统中所需要的控制信号全部由8086CPU本身直接提供 最大模式可构成多处理机系统 系统中所需要的控制信号由总线控制器8288提供 5 05 32 2 48086的工作模式和总线操作 2 4 1最小模式系统以8086CPU构成最小模式系统 CPU的管脚MN MX接高电平 5V 除了CPU 存储器 I O接口芯片外 还有时钟发生器8284A外 8位地址锁存器74LS373 或Intel8282 8283 以及8位双向数据总线缓冲器74LS245 或Intel8286 8287 思考 1 计算机系统中有哪三种总线 2 8086系统中为什么要用地址锁存器 6 05 32 2 48086的工作模式和总线操作 8086最小模式系统配置 问在8086最小模式系统中 需要几片8位地址锁存器 几片8位数据缓冲器 7 05 32 2 48086的工作模式和总线操作 1 数据总线缓冲器74LS244和74LS245用途 一般当微处理器连接较多的存储器或I O接口电路时 需要它提供较大的负载电流 因此需要提供总线驱动电路 微处理器连接较少的存储器或输出接口电路 而这些电路与微处理器的距离较远时 将有较大的电容负载 此时同样需要总线驱动电路 8位数据总线缓冲器 起缓冲作用 增加总线的驱动能力74LS244是单向数据总线缓冲器 数据只能从A端传送到Y端74LS245是双向数据总线缓冲器 数据可以双向传送 8 05 32 2 48086的工作模式和总线操作 图2 1174LS244逻辑功能图与引脚图 注意 74LS244是一种单向数据缓冲器 数据只能从A端传送到Y端 门控信号 1G和2G输入端 A输出端 Y 应用 开关接口 无需保持信号 1 缓冲器74LS244 9 05 32 2 48086的工作模式和总线操作 缓冲器74LS244的应用举例 10 05 32 2 48086的工作模式和总线操作 2 缓冲器74LS245 门控信号输入端 G方向控制端 DIR当G为低电平时 i 当DIR为高电平时 数据从A端传向B端 ii 当DIR为低电平时 数据从B端流向A端 图2 1274LS245逻辑功能图与引脚图 11 05 32 2 48086的工作模式和总线操作 2 地址锁存器74LS373为什么必须用地址锁存器 CPU与存储器 或I O端口 进行数据交换时 CPU在一个总线周期内总线上先传送地址 接着发出控制信号及传送数据 由于8086引脚限制 地址和数据分时复用一组总线 所以要加入地址锁存器 先锁存地址 使在读 写总线周期内地址稳定 74LS373是常用的8D锁存器 图2 1374LS373逻辑图 74LS373的真值表 12 05 32 2 48086的工作模式和总线操作 除了74LS373 还有74LS273 74LS374等应用例子 发光二极管接口 13 05 32 2 48086的工作模式和总线操作 3 时钟发生器8284A产生CLK信号 作为8086CPU的内部和外部的时间基准信号提供系统时钟 CLK READY同步和RESET同步信号 1 在T3状态的前沿 或者T2状态结束时 检测READY引脚是否有效 2 如果READY无效 即低电平 在T3和T4之间插入一个Tw 然后 在Tw状态的前沿检测READY引脚是否有效 只要它为无效 就继续进入下一个Tw状态 3 如果READY有效 执行完该T状态 进入T4状态 14 05 32 2 48086的工作模式和总线操作 2 4 2最大模式系统以8086CPU构成最大模式系统 CPU的管脚MN MX接低电平 GND 与最小模式系统相比较 主要区别是最大模式系统中增设了总线控制器8288和总线仲裁器8289 8086CPU输出的状态信号S2 S0同时送给8288和8289 8288输出8086CPU系统所需要的控制信号 存储器读 写控制 I O端口读 写控制 中断响应信号等 8289来裁决总线使用权赋给哪个处理器 以实现多主控者对总线资源的共享 15 05 32 2 48086的工作模式和总线操作 8086最大模式系统配置 16 05 32 2 48086的工作模式和总线操作 2 4 3总线操作时序 相关概念介绍时钟周期总线周期指令周期时序时序图 时序就是指系统中各总线信号 即地址 数据和控制信号 产生的先后次序 17 05 32 2 48086的工作模式和总线操作 1 计算机的工作是在时钟脉冲CLK的统一控制下 一个节拍一个节拍地实现 2 CPU所有的操作都以时钟信号为基准 CPU按严格的时间标准发出地址 控制信号 存储器 接口也按严格的时间标准发出或接收数据 频率f 1秒内的脉冲个数周期T 1 f占空比 高电平在一个周期中的比例 18 05 32 2 48086的工作模式和总线操作 1 时钟周期 ClockCycle 8086CPU内部的逻辑操作以及与外部存储器和I O交换数据进行的总线操作全部由CPU的时钟来定时的 时钟周期 每两个时钟脉冲上升 下降 沿之间的时间间隔 也称为T状态 每个T状态是8086中处理动作的最小单位 它等于CPU的时钟频率的倒数 设8086CPU的主频为5MHz 则一个时钟周期为200ns 19 05 32 2 48086的工作模式和总线操作 2 总线周期 BusCycle 总线操作 CPU为了读取指令或传送数据 通过总线接口部件BIU完成一次访问存储器或I O端口的操作 总线周期 CPU完成一次总线操作所需要的时间 也称总线操作周期或者BIU总线周期 在8086 8088CPU中 一个总线周期至少包括4个时钟周期 20 05 32 2 48086的工作模式和总线操作 本总线周期由4个T状态组成 记为 T1 T2 T3 T4 一般情况下 在总线周期的T1状态传送地址 T2 T4状态传送数据 具体含义如下 1 T1状态 输出地址信息并锁存 2 T2状态 撤销地址 为传送数据做准备 在T2状态 CPU从总线上将地址信息撤销 读操作时 使以后要呈现数据信息的低16位变成高阻态 为传送数据做准备 写操作时 数据立即有效 3 T3状态 如果外部准备好 则数据稳定在总线上 4 T4状态 读 写总线上的数据 总线周期结束 等待时钟周期Tw 在总线周期的T3和T4之间插入 总线处于等待状态空闲时钟周期Ti 在两个总线周期之间插入 总线处于空闲状态 21 05 32 2 48086的工作模式和总线操作 3 指令周期 InstructionCycle 指令周期 完成一条指令所需要的时间 它由几个总线周期组成 22 05 32 2 48086的工作模式和总线操作 3 指令周期注意 8086中不同指令的指令周期是不等长的 同一类型的指令 由于操作数不同 指令周期也不同 例 MOVBX AX 2个时钟周期MOVAX 1000H 10个时钟周期MULBL 70 77个时钟周期MOV BX AX 14个时钟周期 23 05 32 2 48086的工作模式和总线操作 4 时序 InstructionCycle 时序 为实现某个操作 芯片上的引脚信号在时钟信号的同一控制下 按一定的时间顺序发出有效信号 这个时间顺序就是时序 学习时序的目的 加深对指令执行过程及计算机工作原理的了解设计接口时 需考虑各引脚信号在时序上的配合 24 05 32 2 48086的工作模式和总线操作 4 时序 InstructionCycle 时序图 描述某一操作过程中 芯片 总线上有关引脚信号随时间发生变化的关系图 时序图以时钟脉冲信号作为横坐标轴 表示时间顺序 纵轴上是有关操作的引脚信号随时间发生变化的情况 时序图中左边出现的事件发生在右边之前 25 05 32 2 48086的工作模式和总线操作 1 最小模式下的读总线周期 读总线周期时 在T3或Tw状态 数据出现在数据总线上 26 05 32 2 48086的工作模式和总线操作 1 最小模式下的读总线周期 动画演示 27 05 32 2 48086的工作模式和总线操作 1 最小模式下的读总线周期T1状态输出M IO选择信号 该信号整个总线周期有效输出20位地址信号 地址线A19 A16 AD15 AD0上输出BHE信号输出地址锁存允许信号ALE若使用数据缓冲器74LS245 8286 传输方向控制信号DT R输出低电平 CPU从外部接收数据 读操作 28 05 32 2 48086的工作模式和总线操作 1 最小模式下的读总线周期T2状态地址信号消失 A19 S6 A16 S3输出状态信息S6 S3AD15 AD0进入高阻状态 为读取作数据准备BHE信号变成高电平 输出状态信息S7若使用数据缓冲器74LS245 8286 DEN信号开始有效RD信号有效 29 05 32 2 48086的工作模式和总线操作 1 最小模式下的读总线周期T3状态在T3状态的上升沿检测READY信号 判断是否插入等待状态Tw 1 若READY信号有效 高电平 则为正常周期 在T3状态结束后进入T4状态 且在T4状态的前沿采样数据总线D15 D0 读取数据 2 若READY信号无效 低电平 则在T3结束后 进入Tw状态说明 当存储器或接口的速度比较慢 使得在4个时钟周期里不能对它们进行正确地读写 故在CPU的时序和存储器或I O端口的时序之间存在配合问题 为此 在CPU中设计了一条准备就绪 READY输入线 30 05 32 2 48086的工作模式和总线操作 1 最小模式下的读总线周期Tw状态 1 在Tw的上升沿检测READY引脚是否有效 2 如果READY无效 低电平 在Tw和T4之间继续插入一个等待周期Tw 跳转到 1 3 如果READY有效 高电平 执行完该状态 进入T4状态 31 05 32 2 48086的工作模式和总线操作 1 最小模式下的读总线周期T4状态在T4前沿采样数据总线D15 D0 完成数据的接收在T4后半周期 数据总线信号撤除 控制信号进入无效状态 DEN无效在T4的后沿 检测总线上的中断请求 总线请求等信号 32 05 32 2 48086的工作模式和总线操作 补充 最小模式下的读总线周期 具有Tw状态 T1T2T3 1 N个 TwT4 M IO READY CLK 地址输出 状态输出 地址输出 数据输入 A19 S6 A16 S3 BHE S7 AD15 AD0 ALE RD DT R DEN READY WAIT 33 05 32 2 48086的工作模式和总线操作 2 最小模式下的写总线周期 写总线周期时 在T2状态 数据出现在数据总线上 34 05 32 2 48086的工作模式和总线操作 2 最小模式下的写总线周期 动画演示 35 05 32 2 48086的工作模式和总线操作 2 最小模式下的写总线周期T1状态输出M IO选择信号 该信号整个总线周期有效输出地址信号 BHE信号 A0有效 并通过ALE控制锁存传输方向控制信号DT R输出高电平 CPU发送数据 写操作 T2状态地址信号消失 S6 S3状态信号输出数据从CPU送到数据总线D0 D15WR信号有效 直到T4状态 DEN信号开始有效 36 05 32 2 48086的工作模式和总线操作 1 最小模式下的写总线周期T3 Tw状态在T3的上升沿检测READY信号 若READY信号无效 插入一个到几个Tw周期 直到READY信号有效存储器或I O设备从数据总线D15 D0取走数据T4状态数据总线信号撤除 各控制信号和状态信号进入无效状态DEN变高电平 总线收发器不工作 37 05 32 2 48086的工作模式和总线操作 最小模式下写总线与读总线周期的不同之处 在T1状态 DT R信号为高电平 表示本总线周期为写周期 即CPU将数据写入到存储器或I O端口 在T2状态 地址信号发出后 CPU立即向D15 D0发出数据 数据信号保持到T4状态的中间 使存储器或外设一旦准备好即可从数据总线取走数据 读总线周期时 在T3或T