去耦电容作用.doc

滤波电容用在电源整流电路中，用来滤除交流成分。使输出的直流更平滑。 去耦电容用在放大电路中不需要交流的地方，用来消除自激，使放大器稳定工作。 旁路电容用在有电阻连接时，接在电阻两端使交流信号顺利通过。1.关于去耦电容蓄能作用的理解1）去耦电容主要是去除高频如RF信号的干扰，干扰的进入方式是通过电磁辐射。 而实际上，芯片附近的电容还有蓄能的作用，这是第二位的。 你可以把总电源看作密云水库，我们大楼内的家家户户都需要供水， 这时候，水不是直接来自于水库，那样距离太远了， 等水过来，我们已经渴的不行了。 实际水是来自于大楼顶上的水塔,水塔其实是一个buffer的作用。 如果微观来看，高频器件在工作的时候，其电流是不连续的，而且频率很高， 而器件VCC到总电源有一段距离，即便距离不长，在频率很高的情况下， 阻抗Zi*wL+R，线路的电感影响也会非常大， 会导致器件在需要电流的时候，不能被及时供给。 而去耦电容可以弥补此不足。这也是为什么很多电路板在高频器件VCC管脚处放置小电容的原因之一 （在vcc引脚上通常并联一个去藕电容，这样交流分量就从这个电容接地。）2）有源器件在开关时产生的高频开关噪声将沿着电源线传播。去耦电容的主要功能就是提供 一个局部的直流电源给有源器件，以减少开关噪声在板上的传播和将噪声引导到地2.旁路电容和去耦电容的区别 去耦：去除在器件切换时从高频器件进入到配电网络中的RF能量。去耦电容还可以为器件 供局部化的DC电压源，它在减少跨板浪涌电流方面特别有用。 旁路：从元件或电缆中转移出不想要的共模RF能量。这主要是通过产生AC旁路消除无意的能量进入敏感的部分，另外还可以提供基带滤波功能（带宽受限）。 我们经常可以看到，在电源和地之间连接着去耦电容，它有三个方面的作用：一是作为本集成电路的蓄能电容；二是滤除该器件产生的高频噪声，切断其通过供电回路进行传播的通路；三是防止电源携带的噪声对电路构成干扰。 在电子电路中，去耦电容和旁路电容都是起到抗干扰的作用，电容所处的位置不同，称呼就不一样了。对于同一个电路来说，旁路（bypass）电容是把输入信号中的高频噪声作为滤除对象，把前级携带的高频杂波滤除，而去耦（decoupling）电容也称退耦电容，是把输出信号的干扰作为滤除对象。高频旁路电容一般比较小，根据谐振频率一般是0.1u，0.01u等，而去耦合电容一般比较大，是10u或者更大，依据电路中分布参数，以及驱动电流的变化大小来确定。数字电路中典型的去耦电容值是0.1F。这个电容的分布电感的典型值是5H。0.1F的去耦电容有5H的分布电感，它的并行共振频率大约在7MHz左右，也就是说，对于10MHz以下的噪声有较好的去耦效果，对40MHz以上的噪声几乎不起作用。1F、10F的电容，并行共振频率在20MHz以上，去除高频噪声的效果要好一些。每10片左右集成电路要加一片充放电电容，或1个蓄能电容，可选10F左右。最好不用电解电容，电解电容是两层薄膜卷起来的，这种卷起来的结构在高频时表现为电感。要使用钽电容或聚碳酸酯电容。去耦电容的选用并不严格，可按C=1/F，即10MHz取0.1F，100MHz取0.01F。补充：电容器选用及使用注意事项：1，一般在低频耦合或旁路，电气特性要求较低时，可选用纸介、涤纶电容器；在高频高压电路中，应选用云母电容器或瓷介电容器；在电源滤波和退耦电路中，可选用电解电容器。2，在振荡电路、延时电路、音调电路中，电容器容量应尽可能与计算值一致。在各种滤波及网（选频网络），电容器容量要求精确；在退耦电路、低频耦合电路中，对同两级精度的要求不太严格。 3，电容器额定电压应高于实际工作电压，并要有足够的余地，一般选用耐压值为实际工作电压两倍以上的电容器。 4，优先选用绝缘电阻高，损耗小的电容器，还要注意使用环境。图上是一个错误的滤波电容接法.电源是应该直接从电容再到IC那里.滤波效果才会好.下面再发一图,正确的接法.按这样的画法,滤波效果就会好很多.如果大家嫌这个不好看.也可以按下图处理.哈哈.下面也是正确的.你们也可以发现在一些PCB中也会用到下面的处理方式.8位高速RISC微处理器的设计8位高速RISC微处理器的设计(北方工业大学信息工程学院微电子中心，北京 100041)摘 要：本文按照自上而下的系统级设计思想，进行系统功能结构的划分：利用Verilog HDL进行寄存器传输级的描述，完成了与其他同类产品兼容的，具有取指、译码、执行和回写四级流水线，一条指令只用一个时钟周期(个别跳转指令例外)的RISC微处理器IP软核的设计，并通过版图设计的考虑，探讨了提高所设计微处理器的时钟速度的方法。关键词：RISC；处理器；高速中图分类号：TN402 文献标识码：A 文章编号：1681-1070(2005)05-26-041 概述目前，嵌入式微处理器普遍采用RISC(Reduced Instruction Set Computer，精简指令集计算机)技术，而不采用CISC(Complex Instruction Set Computer，复杂指令集计算机)处理器。这是由于CISC指令格式复杂，难以实现流水线的操作。此外，CISC中大量复杂指令的使用频率不高，但其指令占用了大量的芯片面积。因此，在SoC中都采用RISC处理器或RISC微处理器和专用数字信号处理相结合的方法，来获得较高的运算效率和较小的芯片面积1。 早在1974年，IBM的John Cocke提出精简指令的想法，并且证明了计算机中20的指令完成了80的工作。1980年，IBM公司就率先开发出采用精简指令集计算结构的计算机样机，为精简指令系统计算机的诞生与发展起了很大作用。RISC机中采用的微处理器统称RISC处理器。MIPS R3000、HP-PA8000系列，ARM系列，Motorola M88000等均属于RISC微处理器。它们的指令数目只有几十条。RISC微处理器不仅精简了指令系统，还采用超标量和超流水线结构，大大增强了并行处理能力。1987年Sun Microsystem公司推出的SPARC芯片就是一种超标量结构的RISC处 理器。而SGI公司推出的MIPS处理器则采用超流水线结构，这些RISC处理器在构建并行精简指令系统多处理机中起着核心的作用。本文中所介绍的主要内容，是设计一个与目前主流8位RISC微处理器兼容的IP核，并通过对芯片版图布局和所占用：FPGA面积的考虑，达到提高处理器时钟速度的目的，为下一步应用此IP核开发产品打下基础。2 RISC微处理器的结构设计对于一个微处理器的性能，可以通过下式来表示2式中，P是微处理器的性能，I是程序的指令集合，C为每条指令的平均执行周期数，f为微处理器的工作频率。由上式可知，提高微处理器的性能有三个有效途径：提高工作频率f，这取决于工艺水平和电路设计水平的提高；减少程序指令集合，这取决于优化编译器的改进；对于结构设计来说，最大的改进在于减少平均指令执行的周期数C，其方法是采用流水线结构和并行处理。并行处理只对程序中可以并行执行的部分起作用。而其他部分只有采用流水线的操作的方法达到指令级的并行操作。为了采用流水线结构，指令结构应简单，格式固定，长度定长。 所以在设计时，我们设计的RISC微处理器需具备以下特点3,4,5：采用哈佛总线结构，大多数指令在一个时钟周期内完成；采用装载存储结构；尽量将运算的数据存放在寄存器中，从而减少访问内存的次数；操作由硬件完成，而不是通过指令完成；减少了指令和寻址方式的种类；固定指令格式；注重译码优化；面向寄存器设计指令系统；注重流水线的效率设计；重视优化编译设计。根据以上讨论，硬件结构如图1所示：通过图1可以看出，所设计的RISC微处理器在一个芯片上集成了一个8位算术逻辑单元ALU和工作寄存器(W)；2K的12位程序存储器(EEPROM)；72个8位数据寄存器(RAM)；20个I0口端；8位计数器及预分频器以及时钟、复位及看门狗计数器等，总线结构采取数据线(8位)和指令线(12位)独立分离的哈佛结构，便于实现流水作业。当一条指令在ALU中执行时，下一条指令已经被取出放到指令寄存器等待执行了，这样可使单片机的指令速度得到提高。算术逻辑单元ALU和工作寄存器(W)承担算术逻辑操作任务。这里把数据存储器RAM当作寄存器来寻址使用以方便编程。寄存器组按功能分成二部分，即特殊寄存器组和通用寄存器组。特殊寄存器组包括实时时钟计数器RTCC，程序计数器PC，状态寄存器Status，IO口寄存器以及存储体选择寄存器FSR。 这里设计的RISC结构微处理器，通过以上设计，仅需33条精简指令集、单字节单周期指令，易于记忆和使用的指令系统可大大减少产品的开发时间。片内程序存储器容量2k byte，片内静态数据存储器(SRAM)为72byte，硬件组成7个专用寄存器，两级硬件堆栈，有直接、间接、相对和位寻址功能，20条IO引脚，每条引脚均可设置为输人和输出状态。多种时钟振荡电路睡眠低功耗省电模式及WDT(看门狗)带码保护功能，这些特性具有较大优势，预计可广泛应用于电机控制、汽车电路、家用电器等领域5。 3 单片机的指令系统微处理器共有33条指令，每条指令长12位，指令南操作码和操作数组成，按操作可分为面向字节操作类、面向位操作类、常数操作和控制操作类四类。按照所规定的指令寻址方式的不同可以分为寄存器间接寻址、立即数寻址、直接寻址和位寻址网类，至于具体的相关指令，鉴于篇幅的限制，这里不再进行详细的介绍，下面着重讲一下指令执行的时序及其流水线的实现。通过指令执行过程可以看出，一条指令周期需经Q1Q4四个节拍时间来完成。当遇到地址跳转指令(这里是GOTO指令)时，流水线被破坏，空了一个节拍，故此时指令执行需要两个指令周期，其余全是单周期指令。一条指令正在执行时(Q1Q4节拍间)，PC值又在Q1节拍间加1，把下一条要执行的指令取到指令寄存器，准备让CPIJ执行下一条指令了，从而实现了流水线的操作，这是RISC结构单片机的特点。唤醒方式有两种，一是看门狗WDT溢出唤醒，二是复位信号唤醒。其中wDT的溢出唤醒为软件定时唤醒方式，可以通过OPTION来确定分频比例，从而调节定时的时间，在这点上与PICl6C57基本相同，在上一章中已做介绍，不再重复；复位唤醒可以发生在任意时刻，为外部硬件唤醒方式。这二者在唤醒后的结果也有不同，WDT唤醒后，指令从SLEEP指令的下一条指令开始继续执行，而复位唤醒后，IP核回到最初的复位状态，指令从头开始执行。测试看门狗定日寸器(WDT)和SLEEP休眠指令，并通过WDT唤醒，这里OPTION的内容为FEH，分频器供WDT使用，采用内部指令时钟进行计数，1：1 2 8的分频比例。 测试结果输出为08H，表示测试通过，如图3所示。 通过上面的测试结果不难看出，基于RTL的功能仿真测试通过。作者还对其他指令进行了测试，由于篇幅限制，不一一列举。4 RISC微处理器时钟速度方面的考虑在本文中，我们的目标是设计一个可复用的RISC处理器IP核，要求该处理器运行速度不低于75MHz，并且生成版图面积要可以接受。第一次版图设计获得了50MHz的时钟速度，在该版图的最坏的一个路径上，延迟为20ns。对于FPGA，理想情况是延迟的60cA，在逻辑部分，40在布线。第一次版图设计的结果是，30的延迟在逻辑部分，而70%在布线。下一步工作就是将布线延迟缩短到逻辑延迟的范同内，以便得到12ns或更小的延迟，从而获得7580MHz的时钟速度。为提高时钟速度以达到75MHz的原定目标，我们开始对引起最大延迟的路径予以评估。对内核的分析表明，70-75的网络延迟都是由数据路径造成的。此外，随着设计的深入，我们在ALu的地址路径上发现了冗余逻辑部分，如果去除的话，可提高时钟速度。扇出是我们发现的另一个问题。减少扇出数有助于缩短多个关键路径上的延迟，但当达到一定程度后，进一步减少扇出数不但不能降低延迟，反而会增加延迟。在为综合工具提供约束条件以减少扇出数时，我们意识到这一问题。对综合工具施加约束需要插人额外的门以减少扇出数，因此增加了延迟。为提高时钟速度，在规划版图日寸，重新规划了日寸钟树，对已经