简易数字频率计的设计.doc

电 子 技 术 课 程 设 计简易数字频率计的设计专 业 ：电子信息工程班 级 ：姓 名 ：指导教师 ：日 期 ：2010年12月21日前 言一、频率计的基本原理频率计时一种专门针对被测信号频率进行测量的电子测量仪器。其最基本的原理为：当被测信号在特定时间段T内的周期个数为N时，则被测信号的频率为f=N/T。 频率计主要由四个部分构成：时基电路，输入电路，控制电路，计数显示电路。在一个测量周期过程中，被测周期信号在输入电路中经过放大、整形、操作后形成特定周期的脉冲，送到主电路的一个输入端。主电路的另一个输入端为时基电路产生的闸门脉冲，在闸门脉冲开启主电路的期间，特定周期的脉冲才能通过，从而进入技术其进行技术，显示电路则用来显示被测信号的频率值，内部控制电路则用来完成各种测量功能之间的转换。二、频率计的应用范围 在传统的电子测量仪器中，示波器在进行频率测量时测量精度较低，误差较大。频谱仪可以准确的测量频率并显示被测信号的频谱，但测量速度较慢，无法实时快速的跟踪捕捉到被测信号频率的变化。正是由于频率计能够快速准确的捕捉到被测信号频率的变化，因此，频率计拥有非常广泛的应用范围。 在传统的生产制造企业中，频率计被广泛地应用在产线的生产测试中。频率计能够快速的捕捉到晶体振荡器输出频率的变化，用户通过使用频率计能够快速的发现有故障的晶振产品，确保产品质量。 在计量实验室中，频率计被用来对各种电子测量设备的本地振荡器进行校准。 在无线通讯测试中，频率计既可以被用来对无线通讯基站的主时钟进行校准，还可以被用来对无线电台的跳频信号和频率调制信号进行分析。 目录简易数字频率计摘 要第一章 系统概述1.1、设计方案的选择1.1.1、计数法1.1.2、计时法1.2、整体方框图及原理第二章 单元电路设计2.1、时基电路设计2.2、控制电路设计2.3、计数、锁存、译码、显示电路设计2.4、放大整形电路设计2.5、整体电路图2.6、元件清单第三章 设计小结3.1、 设计任务完成情况3.2、 问题及改进3.3、心得体会附录参考文献 简易数字频率计 初始条件： 本设计可以使用在数模电理论课上学过或没学过的集成器件和必要的门电路构建简易频率计，用数码管显示频率计数值。 要求完成的主要任务： 设计一个频率计。要求用4位7段数码管显示待测频率，并用发光二极管表示单位。 测量频率的范围：100hz100khz。 测量信号类型：正弦波和方波。 具有超量程报警功能。摘要： 本次课程设是针对简易频率计的设计，在设计过程中，所有电路仿真均基于multisim仿真软件。multisim软件的仿真功能十分强大，可以几乎100地仿真出真实电路的结果，而且它在桌面上提供了万用表、示波器、信号发生器、扫频仪、逻辑分析仪、数字信号发生器、逻辑转换器等工具，它的器件库中则包含了许多大公司的晶体管元器件、集成电路和数字门电路芯片，器件库中没有的元器件，还可以由外部模块导入,利用它可以直接从屏幕上看到各种电路的输出波形。本课程设计介绍了简易频率计的设计方案及其基本原理，并着重介绍了频率计各单元电路的设计思路，原理及仿真，整体电路的的工作原理，控制器件的工作情况。整个设计配以仿真电路图和波形图加以辅助说明。设计共有三大组成部分：一是原理电路的设计，本部分详细讲解了电路的理论实现，是关键部分；二是仿真结果及分析，这部分是为了分析电路是否按理论那样正常工作，便于理解。三是性能测试，这部分用于测试设计是否符合任务要求。最后是对本次课程设计的总结。关键字：频率计、时基电路、逻辑控制、分频、计数、锁存、译码、显示。 第一章 系统概述1.1、设计方案的选择信号的频率就是信号在单位时间内所产生的脉冲个数，其表达式为f=N/T，其中f为被测信号的频率，N为计数器所累计的脉冲个数，T为产生N个脉冲所需的时间。计数器所记录的结果，就是被测信号的频率。如在1s内记录1000个脉冲，则被测信号的频率为1000HZ。测量频率的基本方法有两种：计数法和计时法，或称测频法和测周期法。11.1、计数法计数法是将被测信号通过一个定时闸门加到计数器进行计数的方法，如果闸门打开的时间为T，计数器得到的计数值为N1，则被测频率为f=N1/T。改变时间T，则可改变测量频率范围。如图1-1所示。计数值N1T被测信号标准闸门图1-1测频法测量原理设在T期间，计数器的精确计数值应为N,根据计数器的计数特性可知，N1的绝对误差是N1=N+1,N1的相对误差为N1=(N1-N)/N=1/N。由N1的相对误差可知，N的数值愈大，相对误差愈小，成反比关系。因此，在f以确定的条件下，为减少N的相对误差，可通过增大T的方法来降低测量误差。当T为某确定值时（通常取1s），则有f1=N1,而f=N，故有f1的相对误差：f1=(f1-f)/f=1/f 从上式可知f1的相对误差与f成反比关系，即信号频率越高，误差越小；而信号频率越低，则测量误差越大。因此测频法适合用于对高频信号的测量，频率越高，测量精度也越高。11.2、计时法计时法又称为测周期法，测周期法使用被测信号来控制闸门的开闭，而将标准时基脉冲通过闸门加到计数器，闸门在外信号的一个周期内打开，这样计数器得到的计数值就是标准时基脉冲外信号的周期值，然后求周期值的倒数，就得到所测频率值。首先把被测信号通过二分频，获得一个高电平时间是一个信号周期T的方波信号；然后用一个一直周期T1的高频方波信号作为计数脉冲，在一个信号周期T的时间内对T1信号进行计数，如图1-2所示。被测信号f信号二分频 高频信号f1图1-2计时法测量原理f2=1/T2=1/(N2*T1)=f1/N2 N2的绝对误差为N2=N+1。N2的相对误差为N2=(N2-N)/N=1/NT2的相对误差为T2=(T2-T)/T=(N2*T1-T)/T=f/f1从T2的相对误差可以看出，周期测量的误差与信号频率成正比，而与高频标准计数信号的频率成反比。当f1为常数时，被测信号频率越低，误差越小，测量精度也就越高。 根据本设计要求的性能与技术指标，首先需要确定能满足这些指标的频率测量方法。有上述频率测量原理与方法的讨论可知，计时法适合于对低频信号的测量，而计数法则适合于对较高频信号的测量。但由于用计时法所获得的信号周期数据，还需要求倒数运算才能得到信号频率，而求倒数运算用中小规模数字集成电路较难实现，因此，计时法不适合本实验要求。测频法的测量误差与信号频率成反比，信号频率越低，测量误差就越大，信号频率越高，其误差就越小。但用测频法所获得的测量数据，在闸门时间为一秒时，不需要进行任何换算，计数器所计数据就是信号频率。因此，本实验所用的频率测量方法是测频法。 1.2、整体方框图及原理 由测频法构成的数字频率计的原理框图如图1-3所示图1-3数字频率计原理图输入电路：由于输入的信号可以是正弦波，方波，三角波。而后面的闸门或计数电路要求被测信号为矩形波，所以需要设计一个整形电路则在测量的时候，首先通过整形电路将正弦波或者三角波转化成矩形波。在整形之前由于不清楚被测信号的强弱的情况。所以在通过整形之前通过放大衰减处理。当输入信号电压幅度较大时，通过输入衰减电路将电压幅度降低。当输入信号电压幅度较小时，前级输入衰减为零时若不能驱动后面的整形电路，则调节输入放大的增益，时被测信号得以放大。频率测量：被测信号经整形后变为脉冲信号（矩形波或者方波），送入闸门电路，等待时基信号的到来。时基信号由石英晶体构成一个较稳定的多谐振荡器，经整形分频后，产生一个标准的时基信号，作为闸门开通的基准时间。被测信号通过闸门，作为计数器的时钟信号，计数器即开始记录时钟的个数，这样就达到了测量频率的目的。 时基电路：时基信号由555定时器、RC组容件构成多谐振荡器，其两个暂态时间分别为 T1=0.7（Ra+Rb）C T2=0.7RbC重复周期为 T=T1+T2 。由于被测信号范围为100Hz100kHz，如果只采用一种闸门脉冲信号，则只能是10s脉冲宽度的闸门信号，若被测信号为较高频率，计数电路的位数要很多，而且测量时间过长会带来不便，所以可将频率范围设为几档： 1Hz999.9Hz档采用1s闸门脉宽；0.01kHz9.999kHz档采用0.1s闸门脉宽；0.1kHz99.99kHz档采用0.01s闸门脉宽,1kHz100kHz档采用1ms闸门脉宽。多谐振荡器经二级10分频电路后，可提取因档位变化所需的闸门时间1s、0.1s、0.01s、1ms。闸门时间要求非常准确，它直接影响到测量精度，在要求高精度、高稳定度的场合，通常用晶体振荡器作为标准时基信号。在实验中我们采用的就是前一种方案。为使产生的脉冲波的占空比为50%，在电路中引进二极管来将充放电回路分开，具体说明放到单元电路得分析中。 计数显示电路：在闸门电路导通的情况下，开始计数被测信号中有多少个上升沿。在计数的时候数码管不显示数字。当计数完成后，此时要使数码管显示计数完成后的数字。控制电路：控制电路里面要产生计数清零信号和锁存控制信号。控制电路工作波形的示意图如图2-5. ：被测信号 ：闸门信号 ：清零信号 ：锁存信号 图2-5 控制电路工作波形示意图第二章 单元电路设计2.1、时基电路设计它由两部分组成：第一部分为石英晶体组成的振荡器(即脉冲产生电路),要求其产生1000Hz的脉冲. X1HC-49/U_1kHzU1A7404N3R122?C230pFKey=A50%1C420pF200 第二部分为分频电路,主要由74LS160组成（74LS160的管脚图，功能表及波形图详见附录），因为振荡器产生的是100KHz的脉冲,也就是其周期是0.00001s,而时基信号要求为0.001、0.01s、0.1s和1s。4518为双BCD加计数器，由两个相同的同步4级计数器构成，计数器级为D型触发器，具有内部可交换CP和EN线，用于在时钟上升沿或下降沿加计数，在单个运算中，EN输入保持高电平，且在CP上升沿进位，CR线为高电平时清零。计数器在脉动模式可级联，通过将Q连接至下一计数器的EN输入端可实现级联，同时后者的CP输入保持低电平。2.2、控制电路控制电路主要由双向D触发器74ls74构成。74ls74输出闸门控制信号，以便控制后一个主控的开启与关闭。74ls74芯片的功能表与管脚图见附录。控制电路的连接图如下：2.3、计数、锁存、译码、显示电路设计i计数器的选择：74LS90是异步二五十进制假发计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。通过不同的连接方式，74LS90可以实现四种不同的逻辑功能，而且还可以借助R。（1），R。（2）对计数器清零，借助S9（1），S9(2)将计数器置9。其具体功能详述如下：（1） 计数脉冲从CP1输入，Qa作为输入端，为二进制计数器。（2） 计数脉冲从CP2输入，QdQcQb作为输出端，为异步五进制加法计数器。（3） 若将CP2和Qa相连，计数脉冲由CP1输入，Qd、Qc、Qb、Qa作为输出端，则构成异步8421码十进制加法计数器。（4） 若将CP1与Qd相连，计数脉冲由CP2输入，Qa、Qb、Qc、Qd作为输出端， 则构成异步5421码十进制加法计数器。（5） 清零、置九功能。a） 异步清零当R。（1），R。（2）均为“1”， S9（1），S9(2)中有“0”时，实现异步清零功能；b） 置九功能当S9（1），S9(2) 均为“1”， R。（1），R。（2）中有“0”时，实现置九功能。ii. 锁存器的选择：74LS374的输出端O0O7可直接与总线相连。当三态允许控制端OE为低电平时，O0O7为正常逻辑状态，可用来驱动负载或总线。当OE为高电平时，O0O7为高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。在时钟端CP脉冲上升沿的作用下，O随数据D而变。由于CP端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善。所以选择74LS374作为锁存器。iii. 译码器的选择：74LS48为由内部上拉电阻的BCD七段译码器，其主要电特性的典型值如下所示：型号IolVo(off)Pd(典型)74LS486mA5.5V125mW计数、锁存、译码、显示电路详细的电路如上图所示。下图是测试被测信号频率时的计数器CP信号波形、CLK0端输入波形、R0段清零信号波形、74LS374锁存端波形图。其中第一个波形是被测信号的波形图、第二个是CLK0端输入信号的波形图、第三个是计数器的清零信号。第四个是锁存信号。图一：图二： 图三; 图四; 2.4、放大整形电路的设计整形电路采用由555构成的施密特触发器，实验电路图如下：如图将555定时器的2和6管脚输入端连在一起作信号的输入端，就可组成施密特触发器。为了滤除高频干扰，提高比较器参考电压的稳定性，将5管脚通过0.01F电容接地。 放大整形电路图如上图所示。 其工作图形如图所示。 因此，不论输入何种波形，经过放大整形电路后，可变成脉冲波形，该脉冲波形的周期与源输入信号的周期完全一致，利用计数器对脉冲波形的计数功能，再配合闸门信号就可测量出在时间T内通过的原信号的周期个数N。2.5、整体电路图2.6、元器件明细表序号名称型号参数数量1石英晶体1K12电容20PF13电容10NF44滑动电容30PF15电阻22欧姆16电阻6.8千欧姆47三极管BC817-4018发光二极管5mA 1.66V39数码管5mA 1.66V410振荡器555定时器111与非门74LS160312数据选择器74LS151213触发器74LS74214计数器74LS90415锁存器74LS374216译码器74LS484 第三章 设计小结3.1、设计任务完成情况 通过为期两周的课程设计，完成了本次设计的技术指标，刚开始设计的时候，由于控制电路这部分比较难搞定，所以在连接电路的时候，就会停下来设计控制电路，为了提高效率，在实际的操作中，先连好时基电路，分频电路测试通过后，再把显示电路和计数电路连好，调测符合要求。最后搞定控制电路的连接。最后完成的一块电路板，它所实现的功能就是可以测被测信号的频率，周期和脉宽。在调测的过程中发现测量频率时，得到的结果的误差稍微大了点，其他的测量结果非常接近测量值。3.2、问题及改进 在设计简易数字频率计的时候，由于平时学习知识的局限性，无法找出需要功能的芯片来实现电路的设计。刚开始设计时，根本无法下手，导致浪费了许多时间，根本就一无所获。后来，在查阅了大量文献之后，才开始有了整体框架，思路渐渐明了起来。在设计的555构成多谐振荡器输出的方波信号，由于电路里面使用的电容元件，在实验的时候，随着实验室里面温度的变化，输出信号的频率也会发生变化，这是造成误差的一个原因，为了在验收的时候提高测量的准确性，所以在测量前要调节电位器，把产生的方波信号接示波器，测量其输出频率，调节电位器，使输出的信号非常接近1KHz，这样的话在后面的测量中会减小误差。在调测计数显示电路的时候，在连接74374元件的时候忘记了将74374的5端接地，导致数码管无法计数，在实验的过程中，连接好电路以后，发现没反应，然后通过示波器一个一个检测元件的输入和输出信号，看看是不是和理论的一样。找出不符合理论的那部分，对照电路图进行检查修改，最后发现有的芯片的使能端没有接地，导致元件的功能没有实现。所以在连接电路的时候要细心，这也是要改进的地方。不然的话就会出现一个又一个的连接上面的问题。在最终测量频率很低的时候，那么本次电路测量频率的算法就有了一定的缺点。例如，当被测信号为0.5Hz时，其周期为2s，这时闸门的脉冲仍为1s显然是不行的。故应该加宽闸门脉冲的宽度假设闸门脉冲宽度加至10S，则闸门导通期间可计数5次，由于计数值5是10s的计数结果，故在显示之间必须将计数值除以10.加宽闸门信号也会带来一些问题：计数结果要进行除以10的运算，每次测量的时间最少要10s，时间过长不符合人们的测量习惯，由于闸门期间计数值过少，测量的精度也会下降。为了克服测量低频信号时的不足，可以使用另一种算法。将被测信号送入被测信号闸门产生电路，该电路输出一个脉冲信号，脉宽与被测信号的周期相等。再用闸门产生电路输出的闸门信号控制闸门电路的导通与开断。设置一个频率精度较高的周期信号（例如10KHz）作为时基信号，当闸门导通时，时基信号通过闸门到达计数电路计数。由于闸门导通时间与被测信号周期相同，则可根据计数器计数值和时基信号的周期算出被测信号的周期T。T=时基信号周期*计数器计数值。再根据频率和周期互为倒数的关系，算出被测信号的频率f。这里面就提供一个思想。没有通过实践去验证。不可避免，这个算法也有它自己的缺陷。最终的设计结果虽然不尽人意，可是我们下足了功夫，按时完成了基本的设计，可能有需要改进的地方，我们会在今后的学习中努力扩展知识，尽可能地最大限度的理解运用它。3.3、心得体会本次课程设计是我在大学接触的第一次课程设计，给我留下了颇为深刻的印象。我是电子信息工程专业的一名学生，在以后的工作中，设计是必不可少的。这次的课程设计让我对以后的设计有了一次最基础的了解，也让我知道平时的学习范围太过于狭隘，课外的学习必不可少。从在网上查资料，去图书馆找书，一直到最后完成自己的设计，耗费了很久的时间和精力，让自己的能力有了一定的提升。由于刚开始的设计我们一点思路都没有，而且又花费了过多的时间，看的出我的基础落实的不到位。在经过了一段时间的查阅资料后，思路渐渐浮现，这样使得设计成功了一大半。所以在设计前应该做好准备，查找详细的资料，为开始设计打下坚实的基础。制作过程是需要花费大量耐心和精力的，不能有半点的马虎急躁，要脚踏实地的完成它。而创新也是必不可少的，它可以看出一个人的能力与灵活度。值得开心的是，经过两周的辛苦制作，终于完成了最基本的设计，这中间有许多需要改进的地方，也有许多不够完美，在以后的学习中，我会更加努力的。这次课程设计让我对以后的设计既害怕又盼望，因为需要很大的耐心，但是又充满了欢笑与汗水，的确是个很好的锻炼机会。 附录1、74LS08管脚图引脚、功能表资料74LS08是2输入四正与门集成电路芯片,常用在各种功能的数字电路系统中.引脚功能图详见下面: 74LS08管脚图功能表如下 输入 输出 A B Y L L H H L H L H L L L HH: 高电平L：低电平2.74LS74管脚图引脚、功能表资料74ls74是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发d触发器电路模块。逻辑图详见下面:功能表： 输入 输出PRCLRCLKD Q /Q L H L H H H H L L H H H X X X L X X X H L X H L L H H* H* H L L H Q。 /Q。 说明：H：高电平 L：低电平 X：任意 ：高电平到低电平跳变 Q。：稳态输入条件建立前的Q 的电平 /Q。：稳态输入条件建立前的Q的电平或Q。的补码 * ：不定3.74LS151管脚图引脚、功能表资料 74LS151是一个八选一数据选择器，引脚图如下图： 功能表如下图所示： 4.74LS48引脚图及功能表74LS48芯片是一种常用的七段数码管译码器驱动器，常用在各种数字电路和单片机系统的显示系统中。74ls48引脚图如下： 功能表如下图 5.74LS374锁存器 74LS374的输出端O0O7可直接与总线相连。当三态允许控制端OE为低电平时，O0O7为正常逻辑状态，可用来驱动负载或总线。当OE为高电平时，O0O7为高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。在时钟端CP脉冲上升沿的作用下，O随数据D而变。由于CP端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善。引出端符号：D0D7 数据输入端 OE 三态允许控制端（低电平有效） CP 时钟输入端 O0O7 输出端管脚图： 逻辑图： 真值表： 6.74LS90引脚图及功能表 74LS90计数器是一种中规模二一五进制计数器，管脚引线如图所示： 功能表如下： A.将输出Qa与输入B相接，构成8421BCD码计数器；B.将输出Qn与输入A相接，构成5421BCD码计数器；C.表中H为高电平，L为低电平，X为不定状态；74LS90逻辑电路如图3.61所示，它由四个主从JK触发器和一些附加们电路组成，整个电路可以分两部分，其中Fa触发器构成一位二进制计数器；Fu,Fc，Fb构成异步无禁止计数器，在74LS90计数器电路中，设有专用置“0”端R1,R2和置位（置“9”）端S1，S2。74LS90具有如下的五种基本工作方式：（1） 五分频：既有Fd,Fc,和Fb组成的异步五进制计数器工作方式。（2） 十分频（8421码）：将Qa与CK2联接，可构成8421码十分频电路。（3） 六分频：在十分频（8421码）的基础上，将Qa端接R1，Qc端接