数字滤波器设计方案.doc

数字滤波器设计方案1.1 课题的目的和意义在当今的生活中，身边的工程技术领域越来越受到关注。其中的通信领域所涉及到的各种信号更是重中之重。如何在较强的背景的噪声下和干扰的信号下有效提炼出真正的有用信号并将其真正运用到实际的工程中，这正是信号处理要解决的问题。上世纪60年代，数字信号处理在理论层上发展迅猛。其体系和框架逐渐成熟，如今，数字信号处理已经成为一门完整的学科。其涉及到许多学科而又广泛应用于许多领域，20世纪60年代以来，随着计算机和信息技术的飞速发展，数字信号处理技术应运而生并得到迅速的发展。数字信号处理是一种通过使用数学技巧执行转换或提取信息，来处理现实信号的方法，这些信号由数字序列表示。而数字滤波器在这门学科中占有很重要的地位。数字滤波器是一个离散时间系统（按预定的算法，将输入离散时间信号要求的输出离散时间信号的转换为所特定功能装置）。应用数字滤波器处理模拟信号时，首先须对输入模拟信号进行限带、抽样和模数转换。数字滤波器输入信号的抽样率应大于被处理信号带宽的两倍，其频率响应具有以抽样频率为间隔的周期重复特性，且以折叠频率即1/2抽样频率点呈镜像对称。为得到模拟信号，数字滤波器处理的输出数字信号须经数模转换、平滑。数字滤波器具有高精度、高可靠性、可程控改变特性或复用、便于集成等优点。数字滤波器在语言信号处理、图像信号处理、医学生物信号处理以及其他应用领域都得到了广泛应用。它涉及到的领域很广，如通信系统，系统控制，生物医学工程，机械振动，遥感遥测，地质勘探，故障检测，电力系统，航空航天，自动化仪器等。数字滤波器的好坏对相关的众多工程技术领域影响很大，一个好的数字滤波器会有效的推动众多的工程技术领域改造和学科发展。所以对数字滤波器的工作原理，硬件结构和实现方法进行研究具有一定的意义。FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 现场可编程门阵列（FPGA）是可编程器件。与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构，FPGA利用小型查找表（161RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了即可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式,并最终决定了FPGA所能实现的功能, FPGA允许无限次的编程.1.2 FPGA技术的发展及应用FPGA正处于高速发展时期，新型芯片的规模越大，成本也越来越低，低端的FPGA已逐步取代了传统的数字元件，高端的FPGA将会成为今后竞争的主流。自1985年问世以来，FPGA从集成电路与系统家族一个不起眼的小角色逐渐成为电子设计领域的重要器件。它极大地提高了设计灵活性并缩短了产品上市时间，在通信、工业控制、航空领域中广泛应用。FPGA行业集中度很高，几家美国公司掌握着行业的“制空权”。特别是在航空航天及军工等特殊领域，美国等少数国家对先进的技术保持封锁。因此，发展国内FPGA产业不是要不要的问题，而是怎么发展的问题。国内IC企业介入FPGA的时间并不长，多数公司还处于学习阶段。Altera公司和Xilinx公司为代表的FPGA厂商，除了在FPGA产品线上不断推陈出新之外，也在不懈地提高开发软件的设计能力，他们的软件产品在很多方面一点也不逊色于专业的EDA厂商，所以从这个角度来说，FPGA厂商也是EDA公司。这里的代表性产品就是Altera公司的Quartus II开发软件和Xilinx公司的ISE开发软件。Altera的FPGA开发工具已经经历了四代。从最初的基于DOS的A+Plus，发展到Max+Plus，1991年推出基于Windows的开发工具Max+Plus II。Max+Plus II在FPGA设计工具里是一个划时代的产品，它提供了一种与结构无关的图形化设计环境，功能强大，使用方便。设计者无须精通器件内部的复杂结构，而只需要使用自己熟悉的设计输入工具（如原理图或者HDL语言）把自己的设计输入到计算机中，Max+Plus II就会自动把这些设计转换成最终结构所需的格式，用户只要把最后生成的配置数据通过下载电缆下载到芯片中，即完成了所有的工作。Quartus II是Altera公司在2001年推出的第四代开发工具，是一个集成化的多平台设计环境，能够直接满足特定设计需要，在FPGA和CPLD设计各个阶段都提供了工具支持，并为可编程片上系统(SOPC)提供全面的设计环境，是一个系统级的高效的EDA设计工具。而且，随着器件结构和性能的不断提高，器件集成度的不断扩大，Altera始终能够同步推出与之相适应的开发工具，满足了设计者的要求，近年来一直保持着一年一个新版本的更新进度。1.3 FPGA软件设计工具Quartus IIAltera公司和Xilinx公司为代表的FPGA厂商，除了在FPGA产品线上不断推陈出新之外，也在不懈地提高开发软件的设计能力，他们的软件产品在很多方面一点都不逊色于专业的EDA厂商，所以从这个角度来说，FPGA厂商也是EDA公司。这里的代表性产品就是Altera公司的Quartus II开发软件和Xilinx公司的ISE开发软件。Altera的FPGA开发工具已经经历了四代。从最初的基于DOS的A+Plus，发展到Max+Plus，1991年推出基于Windows的开发工具Max+Plus II。Max+Plus II在FPGA设计工具里是一个划时代的产品，它提供了一种和结构无关的图形化的设计环境，功能强大，使用方便。设计者无需精通器件内部的复杂结构，而只需要使用自己熟悉的设计输入工具（如原理图或者HDL语言）把自己的设计输入到计算机中，Max+Plus II就会自动把这些设计转换成最终结构所需的格式，用户只要把最后生成的配置数据通过下载电缆下载到芯片中，即完成了所有的工作。Quartus II是Altera公司在2001年推出的第四代开发工具，是一个集成化的多平台设计环境，能够直接满足特定的设计需要，在FPGA和CPLD设计各个阶段都提供了工具支持，并为可编程片上系统（SOPC）提供全面的设计环境，是一个系统级的高效的EDA设计工具。而且，随着器件结构和性能的不断提高，器件集成度的不断扩大，Altera始终能够同步推出与之相适应的开发工具，满足了设计者的要求，近年来一直保持这一年一个新版本的更新进度。Altera公司的Quartus II软件是一种集编辑，编译，综合，布局布线，仿真与器件编程于一体的集成设计环境。Quartus II软件支持基于VHDL与Verilog HDL等硬件描述语言的设计和基于图形的设计，内部嵌有VHDL和Verilong HDL的逻辑综合器，也支持利用第三方的综合工具进行逻辑综合。进行设计仿真时，既可以利用Quartus II软件自己的仿真工具，也可以利用如ModelSim等第三方仿真工具。Quartus II软件除了进行基于FPGA的一般的数字系统开发外。还可以与MATLAB和DSP Builder结合，进行基于FPGA的DSP系统开发；使用内嵌的SOPC Builder设计工具，配合Nios II IDE集成开发环境，进行基于Nios II软核处理器的嵌入式系统开发。 Quartus II软件的设计流程遵循典型的FPGA设计流程，包括设计输入，综合，布局布线，时序分析，仿真验证，编程配置等设计步骤，以及与布局布线有关的功耗分析，调试，工程更改管理，与时序分析和仿真验证有关的时序逼近。2 FIR数字滤波器的理论研究及分析2.1 数字滤波器的理论基础数字滤波器是通过对数字信号的运算处理，改变信号频谱，完成滤波作用的算法或装置。数字滤波器由数字乘法器、加法器和延时单元组成的一种算法或装置。数字滤波器的功能是对输入离散信号的数字代码进行运算处理，以达到改变信号频谱的目的。数字滤波器一词出现在60年代中期。由于电子计算机技术和大规模集成电路的发展，数字滤波器已可用计算机软件实现，也可用大规模集成数字硬件实时实现。 数字滤波器是一个离散时间系统（按预定的算法，将输入离散时间信号转换为所要求的输出离散时间信号的特定功能装置）。应用数字滤波器处理模拟信号时，首先须对输入模拟信号进行限带、抽样和模数转换。数字滤波器输入信号的抽样率应大于被处理信号带宽的两倍，其频率响应具有以抽样频率为间隔的周期重复特性，且以折叠频率即1/2抽样频率点呈镜像对称。为得到模拟信号，数字滤波器处理的输出数字信号须经数模转换、平滑。数字滤波器具有高精度、高可靠性、可程控改变特性或复用、便于集成等优点。数字滤波器在语言信号处理、图像信号处理、医学生物信号处理以及其他应用领域都得到了广泛应用。 数字滤波器有低通、高通、带通、带阻和全通等类型。它可以是时不变的或时变的、因果的或非因果的、线性的或非线性的。应用最广的是线性、时不变数字滤波器，以及FIR滤波器。2.2 数字滤波器的分类数字滤波器有低通、高通、带通、带阻和全通等类型。它可以是时不变的或时变的、因果的或非因果的、线性的或非线性的。应用最广的是线性、时不变数字滤波器，以及FIR滤波器。FIR滤波器：有限长单位冲激响应滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应是有限长的，因而滤波器是稳定的系统。鉴于IIR数字滤波器最大缺点：不易做成线性相位，而现代图像、语声、数据通信对线性相位的要求是普遍的。因此，FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。2.3 FIR数字滤波器的设计方法FIR滤波器设计方法以直接逼近所需离散时间系统的频率响应为基础。设计方法过去主要包括窗函数法和最优化方法（等同波纹法）。本文主要采用模块法。在本次设计过程中，运用的是Altera公司的Quartus II软件中的一款DSP Builder设计工具，与MATLAB相结合，利用MATLAB中自带的滤波器模块与DSP Builder中所包含的FPGA模块构建FIR数字滤波器，并在Simulink中实现仿真。3 FPGA DSP系统设计分析3.1 DSP的基本概念数字信号处理(DSP)技术的迅速发展，已经广泛应用于3G通信，网络会议，多媒体系统，雷达声纳，医学仪器，实时图像识别以及民用电器等，而且所有这一切在功能实现，性能指标与成本方面都在不断增加其要求。数字信号处理与模拟信号处理相比有许多优点，如相对于温度和工艺的变化，数字信号要比模拟信号更稳健，在数字表示中可以改变信号的字长来更好的控制精度，与模拟信号中信号和噪声同时被放大不同，DSP技术可以在放大信号的同时将噪声和干扰去除，数字信号还可以不带误差的被存储和恢复，发送和接收，处理和操控。由于DSP与其他通用计算机技术互相区别的两个重要特性是实时流量要求和数据驱动特性。与通用计算机技术先在缓存器存储数据再按批作业处理不同，DSP的硬件实现应该首先满足实时处理的流量约束的要求，从信号源周期地接受新的输入采样必须即时进行处理。但是，一旦硬件达到所要求的采样率，就没有必要提高计算的执行速度了。在DSP系统中，一旦所有的输入数据有效，就可以执行任何的处理任务或计算，在这个意义上，这些系统由数据流同步，而不是由系统的时钟同步，这使得DSP系统可以利用没有全局时钟要求的异步电路，DSP算法由对一个无限时间序列重复地执行相同代码不终止的程序来描述。在处理或计算中，全部算法执行一次称为一个迭代。迭代周期是执行算法的一个迭代要求的时间，它的倒数是迭代率。DSP系统根据每秒处理的采样率，用采样率来表征，也称为流量。在进行计算的组合逻辑电路中，从输入到输出的最长路径定义为关键通道。此时一个路径的长度正比于它的计算时间。DSP系统通常是利用时序电路来实现的，其中关键通道是由任何两个寄存元件（或延迟元件）之间的最长路径来定义的。关键通道的计算时间决定一个DSP系统的最小可处理的时钟周期或最大的时钟频率。等待时间定义为由系统接受相应的输入到产生一个输出之间的时间差。对于只包含组合逻辑的系统，等待时间通常按照绝对的时间单位或者门延迟的数目表示。对于时序系统，等待时间通常按照时钟周期数来表示。DSP系统的时钟速率与它的采样率一般是不相同的。 3.2 FPGA实现DSP的特点要实现一个基本的数字信号处理系统，需要加法器，乘法器和存储器。FPGA内部包括了上述的所有器件，因而成为实现DSP的理想选择。要采用FPGA实现DSP算法，必须经过量化。一般情况下，DSP就是把输入序列通过一定的运算变换成输出序列。可以采用如下公式表示在公式中，系数，通常都是通过理论计算或者MATLAB工具计算得到的。前者采用的是无限精度，后者采用的是双精度浮点数。无论是无限精度还是双精度浮点数，FPGA芯片都是无法直接处理的。所以必须将系数，进行量化，以有限长的二进制数的形式表示。量化采用的二进制位数越多，精度越高，但耗费的FPGA资源就越多，设计中根据系统的指标对精度和资源进行折衷。对系数进行量化后，还需要选取运算结构，不同的结构所需的存储器及乘法器资源是不同的，前者影响复杂度，后者影响运算速度。此外，在有限精度（有限字长）情况下，不同运算结构的误差，稳定性是不同的。对系数进行量化并选取适当运算结构后，便可以采用FPGA来实现DSP系统了。实现嵌入式DSP系统，已经不能像一般的数字系统的设计那样，从寄存器传输级利用硬件描述语言直接进行描述，而是要先脱离开硬件实现的结构，从算法的角度对所涉及的系统进行建模，方针和优化。FPGA是具有极高并行度的信号处理引擎，能够满足算法复杂度不断增加的应用要求，通过并行方式提供极高性能的信号处理能力。FPGA的DSP系统实现高性能的数字信号处理，主要基于三个因素：(1) 高度的并行性：FPGA能实现高性能数字信号处理是因为FPGA是高度并行处理的引擎，对于多通道的DSP设计是理想的器件;(2) 重构的灵活性：FPGA的硬件可再配置特性使其实现的高性能DSP具有极大的灵活性，对于所设想的算法可以用专门的定制结构实现；(3) 最佳的性价比：随着半导体工艺的线宽进一步缩小，器件规模增加，FPGA价格不断降低，可以花费低的成本实现设计系统的集成化。3.3 DSP Builder设计工具及设计规则DSP Builder是一个系统级（或算法级）设计工具。DSP Builder将The MathWorks MATLAB和Simulink系统级设计工具的算法开发、仿真和验证功能与VHDL综合、仿真和Altera开发工具整合在一起，实现了这些工具的集成。DSP Builder构架在多个软件工具之上，并把系统级和RTL级两个设计领域的设计工具连接起来，最大程度地发挥了两种工具的优势。DSP Builder依赖于Math Works公司的数学分析工具MATLAB/Simulink，以Simulink的Blockset出现，可以在Simulink中进行图形化设计和仿真，同时又通过Signal Compiler可以把MATLAB/Simulink的设计文件（.mdl）转成相应的硬件描述语言VHDL设计文件（.vhd）,以及用于控制综合与编译的TCL脚本。使用DSP Builder模块迅速生成Simulink系统建模硬件。DSP Builder包括比特和周期精度的Simulink模块，涵盖了算法和存储功能等基本操作。可以使用DSP Builder模型中的MegaCore功能实现复杂功能的集成。Simulink模型仿真MatlabSimulink建立模型mdl转成vhdlHDL仿真(ModelSim)综合（Quartus II,LeonardoSpectrum，Synplify)Quartus II手动流程自动流程综合（Quartus II,LeonardoSpectrum,Synplify)ATOM Netlist产生Quartus II生成编程文件（.pof，.sof）下载至硬件图3.1 DSP Builder设计流程图DSP Builder设计规则遵循以下三点：（1） 位宽设计规则在Simulink中，所有数据是利用双精度（double）来表示的，它是64位二进制的补码浮点数，而双精度数对FPGA是不可行的。所以需要将Simulink中双精度浮点数转换成FPGA中的定点数。对于硬件电路设计，Simulink信号必须转换成与硬件结构相对应的总线格式。因此，浮点值必须转换为定点值。这种转换是硬件设计的关键步骤，因为转换的位数和小数点的位置将直接影响所需的硬件资源和系统精度。一般情况下，转换为较多的位数精度较高，但是需要较多的硬件资源，对于设计者来说，就是在资源与性能之间找到一个折衷的方案，以达到最高的性价比。（2） 频率设计规则如果设计中不包含PLL和其他分频模块，DSP Builder使用同步设计规则将Simulink设计转换成硬件设计，在DSP Builder中，所有的时许模块（如Delay模块）都是以单一时钟上升沿工作，这个时钟频率为整个系统的采样频率。值得注意的是，在Simulink中的失序模块时钟引脚是不显示的，但是当该模块通过DSP Builder转换为VHDL语言后，将会在这些时序模块上自动加上时钟引脚，默认的时钟引脚为clock，默认的低电平复位引脚名称为aclr。如果设计中包含了PLL和分频模块，DSP Builder模块将根据PLL或分频模块输出时钟组中的某一时钟的上升沿工作，相应的系统就成俄日多时钟系统。DSP Builder模块可以利用多个Simulink采样周期运行。时钟域可以在DSP Builder的模块资源中进行设定。时钟域也可以在DSP Builder的速率变更模块（如Tsamp）资源中进行规定。当利用多个采样周期时，DSP Builder必须将每个采样周期与实际时钟域联系，所以DSP Builder模块必须包含DSP Builder速率变更模块（顶层的PLL或Clock_Derived）。（3） 时序关系对比在DSP Builder和Simulink中惊醒仿真的方法，时序模型，驱动和输出之间的存在关系对比。4基于FPGA的FIR低通滤波器设计4.1设计方案MATLAB工具箱中的滤波器模块DSP Builder设计工具中滤波器模块乘加子系统的搭建DSP Builder设计工具中滤波器模块滤波器系数确定并量化利用MATLAB工具箱设计滤波器滤波器参数确定FIR滤波器模型的建立图4.1 滤波器设计流程图FIR低通滤波器参数为：系统频率为50MHz,通带截止频率Fpass为1MHz，阻带截止频率Fstop为4MHz，通带最大衰减Apass为1dB,阻带最小衰减Astop为30dB.4.2 FDATool滤波器设计MATLAB集成了一套功能强大的滤波器设计工具FDATool，可以完成多种滤波器的设计、分析和性能评估。 利用MATLAB工具箱滤波器设计工具设计滤波器，FDATool初始界面如图4.2所示，图4.2 FDATool初始界面根据给出滤波器设计要求，修改参数。滤波器类型选择FIR，系统频率Fs修改为50MHz，通带截止频率Fpass修改为1MHz，阻带截止频率Fstop修改为4MHz，通带最大衰减Apass修改为1dB，阻带最小衰减Astop修改为30dB。参数设置完成后，自动完成滤波器的设计，并给出滤波器幅频响应图，如图4.3所示。图4.3 滤波器设计图4.3 FPGA定点数的确定滤波器设计完全后，首先导出以双精度形式给出的滤波器系数，而根据DSP Builder设计规则中的位宽设计规则，双精度数对FPGA是不可行的，所以需要将双精度浮点数转换成FPGA中的定点数。4.3.1导出系数文件滤波器设计完成后，设置导出系数文件的格式与数据类型，导出窗口如图4.4所示，图4.4 导出系数文件格式和数据类型导出并自动打开系数文件。默认情况下，系数是以双精度形式给出，得到的系数如图4.5所示。图4.5 滤波器双精度系数4.3.2 FPGA定点数转换根据DSP Builder的位宽设计规则：在Simulink中，所有数据是利用双精度（double）来表示的，它是64位二进制的补码浮点数，而双精度数对FPGA是不可行的。所以需要将Simulink中双精度浮点数转换成FPGA中的定点数。在MATLAB中编程进行处理，输入如图4.6所示。图4.6 双精度系数转换定点数最终得到处理后的滤波器系数如图4.7所示。图4.7 定点数滤波器系数4.4 FIR滤波器模型的建立在Simulink中建立一模型。利用MATLAB中自带的滤波器模块与DSP Builder中所包含的FPGA模块构建FIR数字滤波器。4.4.1乘加子系统的搭建添加5个Altera DSP Builder Blockset文件夹中，Arithmetic库中的Multiply Add模块。图4.8 Multiply Add模块其中，第一个Multiply Add模块参数设置如图4.9和4.10所示：图4.9 Multiply Add模块参数设置（Main选项卡）图4.10 Multiply Add模块参数设置（Optional Ports and Settings选项卡）其余4个Multiply Add模块中的常数值（Constant Values）选项分别对应4.3.2节中所得到的FIR滤波器系数。分别为：【50 63 75 85】【93 97 97 93】【85 75 63 50】【37 27 24 -6】添加Altera DSP Builder Blockset文件夹中，Arithmetic库中的Parallel Adder Subtractor模块，图4.11 Parallel Adder Subtractor模块参数设置如图4.12所示。图4.12 Parallel Adder Subtractor模块参数设置将各模块进行连线，并选中所有模块，创建乘加子系统，如图4.13所示。图4.13 创建子系统图4.14 乘加子系统该子系统中每个乘加模块输入位宽为34，由于每两个乘加模块输出求和需要进行扩位，所以子系统的输出位宽为38位。4.4.2 滤波器模块的添加和模块参数设置（1）加入正弦信号产生模块添加2个Simulink文件夹中，Sources库中的Sine Wave模块，图4.15 Sine Wave模块图4.16 Sine Wave1模块参数设置图4.17 Sine Wave2模块参数设置分别设置两个正弦波模块参数，如图4.16和4.17所示。分别产生频率为500KHz与5MHz的正弦波。（2）加入Add模块添加Simulink文件夹中，Math Operations库中的Add模块，图4.18 Add模块采用默认参数设置。（3）加入Input与Output模块添加Altera DSP Builder Blockset文件夹中，IO&Bus库中的Input与Output模块，图4.19 Input与Output模块图4.20 Input模块参数设置设置有符号整数均为16位，如图4.20所示。（4）加入Shift Taps模块添加Altera DSP Builder Blockset文件夹中，Storage库中的Shift Taps模块，图4.21 Shift Taps模块图4.22 Shift Taps模块参数设置设置参数Number of Taps为20，Distance Between Taps为1，如图4.22所示。（5）加入Bus Conversion模块添加Altera DSP Builder Blockset文件夹中，IO&Bus库中的Bus Conversion模块，图4.23 Bus Conversion模块图4.24 Bus Conversion模块参数设置其中输入位宽的设置与图4.13所示的乘加子系统输出匹配，即位宽为38。由于在4.3节中将双精度系数转换为定点数时乘以1024，所以这里需要将滤波器结果除以1024，即截掉低10位，如图4.24所示。（6）加入clock模块添加Altera DSP Builder Blockset文件夹中，AltLab库中的clock模块，图4.25 clock模块图4.26 clock模块参数设置设置Real-World Clock Period为20ns,Simulink Sample Time为2e-8，如图4.26所示。（7）加入Signal Compiler模块添加Altera DSP Builder Blockset文件夹中，AltLab库中的Signal Compiler模块，图4.27 Signal Compiler模块采用默认参数设置。（8）加入Scope模块添加Simulink文件夹中，Sinka库中的Scope模块，图4.28 Scope模块图4.29 Scope模块参数设置设置通道数为4，如图4.29所示。4.4.3各模块的连接将上述所有模块拖入新建模型后，修改设置参数，最后进行连线。滤波器模型如图4.30所示。图4.30 FIR滤波器模型5 Simulink仿真完成模型设计之后，在Simulink环境下对模型进行仿真，检验设计结果是否正确。5.1 仿真时间设定图5.1 仿真时间设定选择命令菜单Simulation/Configuration parameters，将其中Stop time改为5e-5。5.2 示波器模块显示 仿真前，双击示波器模块，弹出示波器显示窗口。图5.2 仿真前示波器模块无显示按Ctrl+T键开始仿真。仿真结束后，双击示波器模块，弹出示波器显示窗口，单击示波器工具条Autoscale按钮，示波器按自动比例显示波形。图5.3 仿真后示波器模块显示5.3 仿真结果分析本文第4节所设计的FIR低通滤波器模型，系统频率为50MHz，通带截止频率Fpass为1MHz。阻带截止频率Fstop为4MHz，通带最大衰减Apass为1dB，阻带最小衰减Astop为30dB。仿真结束后，观察示波器模块，图5.4 示波器第一栏显示波形示波器第一栏为频率为500KHz的正弦波，图5.5 示波器第二栏显示波形示波器第二栏为频率为5MHz的正弦波，图5.6 示波器第三栏显示波形示波器第三栏为第一栏和第二栏的两列正弦波叠加后的波形，图5.7 示波器第四栏显示波形示波器第四栏为第三栏的波形（即第一栏和第二栏的两列正弦波叠加后的波形），经过FIR低通滤波器后的波形输出。从示波器仿真显示的结果中，可以观察到5MHz的高频信号通过FIR低通滤波器后被滤除。可以表明，当高于FIR低通滤波器截止频率的波形通过模型时，将会被滤除。6 总结本次基于FPGA的FIR数字低通滤波器的设计最终能实现对通过滤波器的高频信号的滤除，在这一设计过程中加深自己对于FPGA技术以及DSP数字信号处理的知识的了解，有着很大的帮助。本设计利用FPGA软件设计工具Quartus II中的DSP Builder滤波器模块和MATLAB中的FDATool滤波器模块相结合，遵照DSP Builder设计规则，表现出了FPGA实现DSP的特点。同时也考虑到了两者不兼容之处，通过合理的转换加以处理。在本文中对本次设计的各个模块进行了详细的分析与说明，其中重点部分是FIR低通滤波器模型的建立，并附加以仿真演示和结果分析，次要阐述FPGA技术以及DSP数字信号处理，涵盖了两者之间联系，使之一目了然。同时本文也阐明了个别模块的参数设置调整，以及其对于滤波器的作用。使本文层次清楚明了，易于理解。在仿真结束后，我也对硬件可能的实施做了一定的研究。首先要将仿真中用到的FIR滤波器模型进行调整。按照直接数字频率合成(DDS)原理，在FPGA内部产生两个不同频率正弦波的叠加信号作为FIR滤波器的输入，并加入SignalTap模块采集FPGA内部信号。接着对新模型进行编译，生成Quartus II项目。再利用Quartus II软件进行引脚锁定，全编译生成下载文件并下载到DE2开发板。最后就可以利用SignalTap II Logic Analyzer观察FPGA内部信号并验证设计的正确性了。从本次完成设计的过程中，我也发现了自身能力上的许多不足。首先是对于软硬件的熟练掌握情况；其次是虽然本设计有很多优势，但在很多功能上依然有很大的发展空间；最后是有待提高创新思维的能力。从选题到设计到最后的完成报告，期间的过程是漫长的，我也受益匪浅。整个设计使我主要对FPGA技术有了一个较为充分的学习与探究，以及对于其发展趋势有了一个全方面的认识。对于我今后的学习或者是工作一定会有很大的帮助。参考文献1 马建国，孟宪元. 电子设计自动化技术基础M.北京：清华大学出版社, 20042 孟宪元，钱伟康. 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