第1章 80x86PENTIUM微处理器

第1章80 x86 PENTIM微处理器 南京理工大学电光学院 主讲 李武森 主要内容 1 1IBMPC XTCPU的总线及时序 1 28086 8088引脚功能 1 38086 8088系统组织 1 48086 8088CPU总线时序 1 580X86 Pentium微处理器 1 1 1CPU结构与特点 一 8086 8088CPU结构 EU 执行部件 8086 8088 BIU 总线接口部件 8086的不同于8088的 由两部分组成 8086BIU 指令队列6个字节 外部数据总线16位 8088BIU 指令队列4个字节 外部数据总线8位 EU 执行指令 BIU 取指 读操作数 写结果 两部分相互独立 在大多数情况下 取指 执指的操作并行 这消除了许多取指时间 从而提高了系统总线的使用效率 改善了系统性能 1 1IBMPC XTCPU的总线及时序 1 EU ExecutionUnit 含有ALU及部分Reg 数据寄存器 AX BX CX DX 16位 8个通用寄存器变址寄存器 SI DI 算术逻辑运算部件ALU16位加法器 用于对寄存器和指令操作数进行算术或逻辑运算 标志寄存器PSW9个标志位 其中6个条件标志位用于存放结果状态 运算寄存器 EU控制系统 1 组成 AH AL BH BL CH CL DH DL 8位 指示器 SP BP 接收从BIU的指令队列中取来的指令代码 译码并向EU内各有关部分发出时序命令信号 协调执行指令规定的操作 2 BIU BusInterfaceUnit 8086 8088同外部设备的接口部件 完成所有外部总线的操作 提供总线控制信号 具体地说 完成 取指 指令排队 读写操作数 地址转换 将两个16位地址相加 20位物理地址 总线控制 2 功能 3 指令队列 BIU使用指令队列实现流水线操作 当指令队列中有2个或2个以上的字节空间 且EU未申请读写存储器 则BIU顺序预取后续指令代码 Queue 3 EU的工作过程 从BIU指令队列中取指译码电路分析相应控制命令控制数据经过 ALU数据总线 的流向 字长 16位 准16位 时钟频率 8086 8088标准主频为5MHz 8086 8088 2主频为8MHz 数据 地址总线复用 最大内存容量 1MB 基本寻址方式 8种 指令系统 99条基本汇编指令 除能完成数据传送 算术运算 逻辑运算 控制转移和处理器控制功能外 还设有硬件支持乘除法指令和串处理指令 可以对位 字节 字 字节串 字串 压缩和非压缩BCD码等多种数据类型进行处理 端口地址 16位I O端口地址可寻址64K端口地址 中断功能 可处理内部软件中断和外部硬件中断源达256个 支持单片CPU或多片CPU系统工作 二 特点 1 8086 8088CPU主要性能 2 特点 1 取指执指重叠并行 在一条指令的执行过程中可以取出下一条 或多条 指令 指令在指令队列中排队 预取下一条指令的技术称指令流水线 在一条指令执行完成后 就可以立即执行下一条指令 减少CPU为取指令而等待的时间 提高CPU的利用率和整个运行速度 通常情况下 IP中包含下一条要取出的指令在现行代码段内的偏移量 所以 只要是顺序执行 队列机构中的指令就是紧接在现行执行指令后的逻辑上的指令 如果EU执行转移指令 则BIU清除队列机构 从新地址取出指令 并立即送EU执行 然后 从后续的指令序列中取指令填满队列 i 存储器空间20根地址线220 1MByte 2 段寄存器和存储器分段 8086 8088率先打破微处理器只能访问64KB存储空间的限制 可寻址1MB 将存储器分成4个段 存放三类信息 代码 数据 中间结果和断点地址 12H 972D5H 段 972D5H 12H 段址段寄存器CS DS ES SS16偏址BX BP SI DI 符号地址16 指令地址 CS 10H IP 数据地址 DS 10H EA堆栈地址 SS 10H SP 附加段地址 ES 10H EA ii 4个段寄存器CS DS SS ES分别指示存储区起始地址 段基地址 用来识别当前可寻址的四个段 不可互换使用 物理地址的形成 逻辑地址与物理地址 物理地址与逻辑地址的关系如下图 段缺省和段替换规则 分段结构对初学者带来不便 段寄存器名不出现在指令机器码和汇编格式中 操作性质隐含指定 这就是 段缺省 其次 段寄存器和指针 变址寄存器有较固定的配用关系 即搭配规则 最后 在指令之前加上 CS DS SS 等前缀 以指定的段寄存器替代隐含的段寄存器 也存在替换规则 段寄存器和其他寄存器组合指向存储单元示意图 iv 存储器分段的一般规律 a 可独立分开 最大不重叠16个段 b 连续c 重叠 部分重叠或完全重叠 如 数据段和附加段完全重叠 堆栈段和附加段部分重叠 因此对一个具体的存储单元 可以属于一个逻辑段 也可以同时属于几个逻辑段 3 部分管脚功能双重定义以适用多处理器 一 通用Reg 分为两组 一组可用于字 字节 另一组仅可用于字 1 数据Reg AX BX CX DX 2 特殊用法 i BX 计算地址用作基址Reg ii CX 计数器 循环或移位时用 DX 在某些I O操作时 用来保存I O端口地址 或字的乘除法运算 2 指示器和变址Reg SP BP SI DI 仅能用于字 用途 a 缩短指令代码的长度 b 建立可变的地址 c 寄存偏移量 与段寄存器的内容相加以获得物理地址 例 SP中通常存放的偏移量被认为是在堆栈段中 堆栈访问时 DI SI中的偏移量 通常被认为是在数据段中 BP通常用于存放当前堆栈段的一个数据区 基址 的偏移量 通过堆栈传送数据或地址时 BP为偏移地址 SS中为段地址 BP也可用于通用Reg 其中总是包含下一条要取的指令在当前代码段中的偏移量 即程序运行过程中 IP始终指向下一次要取出的指令偏移地址 或称IP和CS一起指向下一条指令的物理地址 二 段Reg CS DS SS ES CS内容 IP内容 为下一条指令的地址 DS内容 指令中的偏移量 为数据段内的某单元地址 SS内容 SP为堆栈段内的某单元地址 ES附加段的段地址 三 指令指针IP 用来存储代码段中的偏移地址 IP的内容由8086 8088的总线接口部件BIU修改 编程序时不能直接访问IP 但指令可引起它的改变 或将它的内容压入堆栈 或从堆栈恢复 物理地址 CS 16 IP 四 标志寄存器FR作用 存放ALU的操作结果的特征标志 这种标志可作为条件 用于判断是否控制程序转移 状态标志寄存器 PSW 例1 执行2345H 3219H 分析对PSW的影响 标志 运算结果最高位为0 SF 0 运算结果本身 0 ZF 0低8位中1的个数为奇数个 PF 0 最高位没有进位 CF 0 第3位向第4位无进位 AF 0 次高位向最高位没有进位 最高位向前没有进位 OF 0 例2 执行2345H 3219H 分析对PSW的影响 8086 8088均为40PIN 双列直插式 DIP 封装的芯片 其功能强于8位CPU 为解决功能强与引脚的矛盾 在8086 8088CPU内部设置了若干个多路开关 使某些引脚具有多种功能 多功能引脚功能的转换分两种情况 分时复用 在总线周期的不同时钟周期内其功能不同 按工作模式来定义引脚的功能 同一引脚在单CPU 最小模式 和多CPU 最大模式 下 加接不同的信号 1 28086 8088引脚功能 1 2 18088引脚功能 8088CPU是双列直插式芯片 共有40条引脚 引脚33决定工作模式 接地 最大模式接 5V 最小模式在两种模式下引脚24 31有不同的名称和意义 补充 指令周期 一条指令从取出到执行完毕所持续的时间 机器周期 CPU完成某个独立操作所需要的时间 取指 存储器读 写 时钟周期 CPU的基本时间计量单位 由 P的主频决定 例 主频5MHz 则T 200ns 一个指令周期由若干个机器周期构成 在8086 8088中 机器周期称为总线周期 一个基本总线周期由4个时钟周期T构成 称为T1 T2 T3和T4 AD7 AD0 地址 数据总线 双向 入 出 三态 分时复用多功能引脚 在每个总线周期T1 作地址总线低8位A7 A0 用于寻址存储器或I O端口 之后 内部多路转换开关 数据总线D7 D0 用来传送数据 直到总线周期结束 在DMA方式时 这些引脚成浮空状态 8088引脚图见右 8088 GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND 最大组态 最小组态 VCCA15A16 S3A17 S4A18 S5A19 S6 HIGH SSO MN MXRDRQ GT0 HOLD RQ GT1 HLDA LOCK WR S2 IO M S1 DT R S0 DEN QS0 ALE QS1 INTA TESTREADYRESET A8 A15 地址总线 输出 三态 这些地址在整个总线周期内保持有效 即输出稳定8位地址 在DMA方式时 这些引脚成浮空状态 A19 S6 A16 S3 地址 状态线 输出 三态 分时复用多功能引脚 在T1状态 若访问MEM 作地址总线高4位 若访问I O口 全为低电平 因为I O口只用16位地址 在T2 T4期间 输出状态信息 S6总是低电平 表示8086 8088连在总线上 S5可屏蔽中断允许标志 S4和S3表示当前访问存储器所用的段寄存器 S4和S3编码与段寄存器对应关系如下页表所示 在DMA方式时 这些引脚成浮空状态 地址线A19 A0 1M内存 地址线A15 A0 64K个端口地址 表2 2S4 S3编码表示段寄存器 ALE 地址锁存允许信号 输出 高电平有效 它作为地址 状态 地址 数据信号线中地址锁存进锁存器 8282 8283 74LS373 的锁存控制信号 在T1期间 ALE高电平 其下跳沿将使地址锁存入锁存器 在DMA方式中 ALE不能浮空 INTR靠电平触发 CPU在每条指令的最后一个时钟周期对INTR采样 若发现INTR引脚信号为高电平 同时CPU内部中断允许标志IF 1时 CPU就进入了中断响应周期 若IF 0 即使有INTR引脚信号为高 CPU对外界送来的此中断请求信号也不予理睬 这样可以通过软件的方法使IF 0 以达到屏蔽中断请求INTR的目的 INTR 可屏蔽中断请求 输入 高电平有效 CPU响应中断时 暂停正在执行的主程序 从中断源取出中断类型向量 根据中断类型向量 从中断向量表里找到相应中断服务子程序的入口地址 转去执行中断服务程序 中断结束后 再返回主程序的断点继续执行程序 CLK 时钟信号 输入 为CPU和总线控制器提供定时基准 占空比0 33 1 3周期高电平 2 3周期低电平 RESET 复位信号 输入 高电平有效 至少保持4个时钟周期 当主频为4 77MHz时 上电复位时必须大于50 s 复位时 CPU各个寄存器的状态见下页表 可见 CS FFFFH IP 0000H 故复位后 CPU从FFFF0H单元开始执行 通常在FFFF0H FFFFFH这16个单元中存放转移指令 READY 准备好信号 输入 高电平有效 1 是被访问的MEM和I O设备数据准备好发回来的应答信号 2 当被访问部件无法在CPU规定的时间内完成数据传送时 应使READY信号处于低电平 这时CPU进入等待状态 插入一个或几个等待周期TW来延长总线周期 3 当被访问的部件可以完成数据传送时 READY输入高电平 CPU继续运行 初始化操作 DEN 数据允许 输出 三态 低电平有效 在单CPU系统中 如果用8286 8287作为数据总线的双向驱动器时 用DEN作为驱动器的选通信号 输出使能 在每个MEM或I O访问周期以及中断响应周期 DEN变为有效低电平 在DMA方式时 它处于浮空状态 TEST 测试信号 输入 低电平有效 当执行WAIT指令时 CPU对TEST进行监视 每隔5个T采样一次TEST 若TEST为高 就使CPU重复执行WAIT指令而处于等待状态 若TEST为低 CPU则脱离等待状态 继续执行下一条指令 常用于多CPU系统 WR 写信号 输出 三态 低电平有效 WR信号有效时 表示CPU正做写MEM 或I O口 的操作 由IO M的状态决定是写MEM IO M 0 还是写入I O IO M 1 在DMA方式时 它处于浮空状态 HOLD 保持请求信号 输入 高电平有效 当DMA操作或外部处理器要求通过总线传送数据时 HOLD信号为高 表示外界请求现有主CPU让出对总线的控制权 HLDA 保持响应信号 输出 高电平有效 当CPU同意让出总线控制权时 输出HLDA高电平信号 通知外界可以使用总线 同时 现有主CPU所有具 三态 的线 都进入浮空状态 当HOLD变为低电平时 现有主CPU也把HLDA变为低电平 此时它又重新获得总线控制权 MN MX 单CPU 多CPU方式控制 输入 当MN MX 1 接VCC 时 为单CPU模式 最小模式 这时8088的24 31脚功能如上面所述 若MN MX 0 接GND 为多CPU模式 最大模式 8088的24 31引脚定义如前图括号外所示 以下介绍多CPU模式 最大模式 下 括号内引脚的功能 通常PC XT中有8087 故设为多CPU模式 QS1 QS0 指令队列状态 输出 高电平有效 QS1和QS0不同编码状态 反映了CPU内部当前的指令队列状态 以便外部主控设备对8088进行跟踪 见表2 6 1 2 28086引脚功能 8086与8088引脚功能的区别 1 8086 16条地址 数据复用引脚AD15 AD0 8088 只有AD7 AD02 8086的PIN34 BHE S78088中为SS0PIN34是高8位数据总线的允许和状态信息复用引脚 其组合编码与数据总线传送数据的关系如下表所示 通常 用BHE作为访问存储器高字节的选通信号 用A0作为访问存储器低字节的选通信号 在T1时 CPU输出BHE有效信息 在T2 T3 TW和T4期间 CPU输出S7状态信息 S7低电平有效 在DMA工作方式 它为浮空状态 单独的8086 8088CPU只能进行数据处理 但不能记忆 更不能与外界交换信息 所以 CPU芯片必须再加上必要的支持芯片 时钟电路 地址锁存器 总线驱动器 存贮器 I O接口芯片及基本外围设备 才能构成一台完整微机系统 本节主要介绍8086 8088CPU的支持芯片 1 38086 8088系统组织 1 3 18086 8088支持芯片 8284是INTEL公司专门为8086 8088系统设计配套的单片时钟发生器 含有 时钟信号发生电路CLK 控制电路 准备就绪 READY 复位 RESET 信号 晶体振荡信号 OSC 14 31818MHz 外围芯片所需时钟 PCLK 2 5M 等 一 8284时钟发生器 8284引脚及内部结构如图所示 X1 X2输入 晶体输入 其频率 14 318MHz 为CPU所需时钟频率的3倍 4 77MHz CLK输出 系统时钟 频率为晶体频率或外接频率EF1的1 3 CLK信号占空比为1 3 PCLK输出 外部设备时钟 其频率 2 5MHz 约为CLK的1 2 占空比为1 2 AEN1 AEN2输入 地址允许信号 当AEN1 AEN2为低时 RDY1和RDY2产生READY 0 信号 致使CPU产生等待周期 RDY1 RDY2输入 总线准备好信号 当系统总线上某个设备已收到数据或已准备好数据 则该设备可使RDY1或RDY2有效 READY输出 准备好信号 由RDY1或RDY2形成 1 表示已准备好 0 使CPU产生等待周期 RES输入 外部复位信号 产生加到CPU的复位信号RESET 下图为8284与8088 8086连接的一种方案 X2 X1 EFI F C RDY RES READY RESET 8086 CLK CLK RESET READY 8284A 二 8282 82838位三态输出锁存器 用于锁存地址 74LS373 8086 8088的AD15 AD0 AD7 AD0既可作为地址线 又可作为数据线 为了把地址信息分离出来 为外接MEM或外设提供16位 8位地址信息 一般须外加三态锁存器 并由CPU产生的地址锁存允许信号的下跳沿将地址信息锁存入8282 8283锁存器中 8282 8283引脚及真值表如图2 13所示 是20个PIN 双列直插式封装 DIP 8283的功能与8282完全相同 仅仅是输入 输出反相而已 STB 输入 选通信号 高电平有效 STB为 1 时 输出D7 DO0随输入DI7 DI0而变 即起传输作用 STB由 1 变到 0 平时 将输入数据锁存 OE输出允许 低电平有效 当OE为 0 时 将锁存的信号输出 当OE为 1 时 8282 8283输出呈高阻状态 在系统中 OE接地 保证总是允许输出状态 8282 8283接入系统中如图2 14所示 图2 148282和8086的连接 74LS245 74LS24420PIN DIP1 用来将数据总线上和CPU之间的数据进行传输 2 用以增加数据总线的带负载能力 三 8286 8287 反相 8位并行双向总线驱动器 图2 168286与8088的连接 图2 158286引脚与内部结构 CPU用在最大模式下时 不能直接提供总线控制信号 8288总线控制器专门为此而设计 CPU的S2 S1 S0与8288状态信号连接 译码产生各种总线信号 使多个CPU接在同一组系统总线上 四 8288总线控制器 8288的组成 8288的组成 状态译码器 命令信号发生器 控制信号发生器 控制逻辑 图2 178288总线控制器引脚 8288引脚信号介绍 S2 S1 S0 输入 状态译码信号 AEN 输入 地址允许信号 当AEN为低电平时 允许8288的各种命令输出 当AEN为高电平时 各命令处于高阻状态 CEN 输入 命令允许信号 当CEN为低电平时 8288所有命令信号及DEN PDEN全无效 当CEN为高电平时 允许上述信号输出 IOB 输入 总线方式输入控制信号 当IOB为低电平时 8288工作于系统总线方式 当IOB为高电平时 它工作于I O总线方式 CLK 输入 时钟信号 MRDC MWTC IORC IOWC分别控制存储器读 写和I O端口的读 写 DEN和DT R数据允许信号和数据收发信号 前者控制总线收发器是否开启 后者控制数据传输的方向 这两个信号和最小模式中的DEN和DT R含义相同 只是数据允许信号的相位在两种模式下相反 1 3 2单CPU模式系统 一 以8088为CPU的单CPU系统 二 以8086为CPU的单CPU系统 奇存储体 奇地址单元组成 用于存储16位数据的高字节 偶存储体 偶地址单元组成 用于存储16位数据的低字节 地址中A19 A1作奇偶寻址 A0作偶地址存储体片选信号 A0 0 选中偶 A0 1 不选中偶 BHE作奇地址存储体片选信号 BHE 0选中奇 BHE 1不选中奇 1 3 3多CPU模式系统 又称多处理器系统或最大模式系统 是在一个系统中存在两个或两个以上的处理器 作为一个多CPU系统 应该要处理好以下几方面问题 1 多处理器并行处理时 各处理器之间同步 2 各处理器任务协调 并保证协调操作 3 多处理器系统共用设备的共享和分配 4 系统总线使用权的占用问题 以PC为例 1 8088 8087 协处理器 8089 I O处理器 不是并行操作 而是8088主处理器控制下的协调操作 2 两个处理器不可能同时访问系统总线 只有主处理器同意后才可能 3 主 协处理器之间采用异步通信方式交换数据 IOWCIORCMRDCMWTC 二 8086为核心构成的多CPU系统 1 48086 8088CPU总线时序 2 总线周期 BusCycle 由若干时钟周期组成 也称机器周期 总线周期是指微处理器对MEM或I O端口完成一次读或写所需要的时间 微处理器时序概念当CPU执行指令时 送出一系列的控制信号 这些控制信号在时间上的关系称为CPU时序 从时序角度考虑 微处理器的执行工作可分作三种类型的周期 1 时钟周期 ClockCycle 时钟周期也称为T状态 是微处理器动作处理的最小时间单位 时钟周期值的大小是由系统时钟 晶振频率 确定的 T 1 f 8086 8088微处理器有两种总线操作周期 读总线周期和写总线周期 8086 8088的一个基本总线周期由4个时钟周期组成 8086最基本的总线周期是CPU与MEM或I O进行通信 指令周期 InstructionCycle 指令周期反映了执行一条指令所需要的时间 一个指令周期通常由若干个总线周期组成 不同指令的执行时间不同 即周期长短不一样 简单指令只需要一个总线周期 复杂指令就需要较多的总线周期 一个基本总线周期由4个时钟周期 T1 T2 T3 T4 构成 T1 CPU从地址 数据线上送出地址 T2 地址撤消 若是CPU读 地址 数据线是高阻 若是CPU写 地址 数据线是数据 T3 数据稳定在总线上 在T3与T4交界处采样数据 进入T4状态 T4 结束状态 1 4 18086 8088典型时序分析 一 8086存贮器读时序 图8286与8088的连接 T2状态 在T2状态 地址信号消失 AD15 AD0进入高阻状态 为数据读入作准备 而A19 S6 A16 S3及BHE S7引脚输出状态信号S7 S3 RD输出低电平信号表示读操作 数据送往数据总线 DEN信号也在T2状态变低 表示数据允许 T3状态在T3状态 来自MEM或I O的数据被送到数据总线 CPU在T3状态结束时读取数据总线上的数据 T1状态 M IO信号确定CPU是要从MEM还是I O端口读数据且一直保持到本总线周期结束 CPU在T1通过地址线输出地址 这些地址值要保持到T2状态 地址值必须锁存 锁存信号用ALE BHE信号也要锁存 DT R输出为低电平 表示本总线周期的数据总线方向是由外向CPU内传送数据 TW状态当系统中采用的MEM或I O接口速度较慢 不能用最基本的总线周期执行读操作时 系统就要根据READY信号进行采样 如果READY为高电平 则下一个状态为正常的T4状态 如果READY为低电平 表示数据还未有效 则下一个为插入的TW状态 在TW状态的前沿继续采样READY信号 以决定是否还要插入等待状态TW T4状态在T4状态和前一个状态交界的下降沿处 CPU对数据总线进行采样 从而获得数据 二 8086存贮器写时序 三 8088访问存贮器时序 基本同8086 从略 五 中断响应周期 向量类型 INTA CLK AD7 AD0 T1 T2 T3 T4 T1 T2 T3 T4 第一个周期 送INTA 表示 响应中断 外设取消INTR信号用 当 INTR脚为高电平 向CPU提出中断请求 IF 1则CPU在执行完当前指令后响应中断 进入中断响应时序 其中包含两个中断响应周期 第二个周期 又送INTA 通知外设送中断类型码到数据线上 以便CPU取得该中断服务程序入口地址 转入该中断服务 六 8086 8088等待状态时序在任何时刻 当CPU检测到READY引脚为低电 则在T3 T4之间插入等待周期Tw 直至READY为高 七 总线空闲周期CPU不与MEM或I O之间传送数据时 则不执行总线周期 BIU则不和总线打交道 此时进入总线空闲周期T 进入总线空闲周期之前 若当前是写周期 则在总线空闲周期中 地址 数据复用脚上还会继续有驱动前一个总线周期的数据D15 D0 若当前是读周期 则在总线周期中 AD15 AD0处于高阻态 而S6 S3保持不变 维持前一个总线周期电平 在CPU内部 EU仍在工作 所以总线空闲周期 是CPU总线空操作 BIU对EU的等待 1 4 28086多CPU系统读写存储器简介 一 8086多CPU系统读存贮器 二 8086多CPU系统写存贮器 8086多CPU系统写存贮器时序图 从1978年Intel公司设计开发的8086一直发展到80 x86 Pentium 在基本结构上采用向上兼容的方法 即新开发出的微处理器与前期微处理器兼容 这一设计思想获得巨大成功 致使成为当今世界上最有代表的主流机型 下面分别就内部结构 寄存器组织和保护模式下一些主要性能予以简要介绍 1 5 180X86 Pentium特点及内部功能介绍 从8086到80 x86 Pentium微处理器 内部结构虽有不少变化 究其实质仍属8086处理器体系 即内部结构各单元均采用并行处理技术 也就是说 微处理器内部多个处理单元可分别进行同步 独立并行操作 以实现高效流水线工作 避免串行处理 最大限度地发挥了处理器性能 一般说 并行处理单元愈多 微处理器的性能愈高 1 580X86 Pentium微处理器 一 8086 8088CPU8086 8088由执行单元EU和总线接口单元BIU组成 仅有一种称为实地址 实 模式 16 8DB 20AB 寻址范围 1MB二 80286CPU16位数据线 24位地址线 286采用流水线工作方式 并行操作 速度比8086快5倍 更重要的是 80286能支持两种工作模式 即实地址模式和保护模式或虚地址模式 当286工作在实地址模式时 和8086的工作模式完全一样 产生20位物理地址 也即使用24位地址中的低20位A19 A0 寻址能力为1MB 其两种地址 即逻辑地址与物理地址 的含义也与8086一样 当80286工作在保护模式下时 能够支持多任务 处理器提供了虚拟内存管理和多任务的硬件控制 可在各个任务间来回快速切换处理 在保护方式下80286可产生24位物理地址 使用到16MB内存 并产生1024MB 1GB 虚拟内存 暂不立即执行的程序和数据先移到虚拟内存中 当要执行虚拟内存中的程序或读取其中数据时 再将其转入内存中 1 8038680386处理器结构比8086 8088 80286复杂 有较多的并行处理单元增强了80386性能 共有六个处理单元 执行单元 分段单元 分页单元 总线单元 指令预取单元和译码单元 80386提供了三种工作模式即实地址式 保护模式 虚拟86模式 虚拟86模式在本质上也属于是保护模式 其地址种类也有三种 即逻辑地址 线性地址和物理地址 其他微处理器 2 80486与80386相比 它的软 硬件体系结构更为先进 它将浮点数字协处理器与代码 数据Cache集成在芯片上 这两个重要的改进使微机运行速度大大提高 这两部分电路在80386是外接的 80486虽然在寻址方式 存储管理 数据类型等方面与80386比没有什么新的改变 但在相同主频下其处理速度比80386快2 4倍 因此人们称它为超级32位CPU Pentium的微处理器 P5 1995年Intel公司宣布P6产品问世 P6即 PentiumPro 中文名字为 高能奔腾处理器 PentiumPro处理器具有36位地址线 64位数据线 内部供程序控制用的寄存器为32位 它保持了与以前的80 x86处理器的二进制兼容 Pentium 是在PentiumPro加入MMX技术 所以它汇集了PentiumPro及PentiumMMX全部优点 已成为98至99年的主流CPU 1999年2月Intel正式公布Pentium 处理器 其主要特点是 1 CPU主频为450MHz 500MHz和550MHz 2 100MHz系统总线 P6总线技术 3 双重独立总线 动态执行 4 32KB一级Cache 512KB二级Cache 5 新增70条SSE指令 6 处理器系列号 1997年1月与高能产品类似的具有MMX技术奔腾处理 Pen