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摘要我们提出了一个架构用来实现射频正交振荡器的设计，在此振荡器中由锁相环（PLL）所产生的频率加上（或者减去）由直接数字频率合成系统（DDS系统）所产生的频率，这个DDS系统很容易重构改变信道间隔和带宽，并且允许几个数字调制方案的实施。根据用户提供的规格，计算机程序会计算DDS系统的参数，并且生成数字系统中所用的VHDL代码，DDS的设计是为了得到最小ROM空间的正交输出。 此DDS是通过FPGA实现，并在整个频带中具有优良的正交关系的系统。 引言 大部分无线电系统使用具有特定频带的不同的信道，而其它一些系统现在通过使用不同的频带可以适应不同的通信标准，并且具有不同的信道间隔和带宽。本地振荡器通常是由锁相环（PLL）来实现，锁相环可以工作在GHz范围内，并且表现出良好的稳定性，但是频率改变很慢1，一旦设计完成，信道间隔就是不可改变的。直接数字频率合成（DDS）可以在几十MHz范围内生成模拟低频信号，但是因为其数字特性，它们非常的灵活，可以快速的改变频率，也可以进行重构。PPL和DDS相结合实现的本地振荡器非常具有优势：它可以运行在高达GHZ的范围内（由于PLL的作用），并且通过与DDS相结合可以使得信道改变高达几十MHZ，除此之外，还有实现数字调制方案的可能性。例如，此处提出的振荡器非常适合宽带、多频段或者调频应用。我们已经开发出了计算机程序以获取DDS系统的参数，此DDS系统可以产生作为数字系统一部分的VHDL代码。为了使时钟频率保持在合理的值并且减少空间，可以使用带有地址结合的ROM压缩技术来实现正交输出的DDS系统设计。一个DDS系统的例子就是其在ISM频段被实现，并且准确、正交的性质在整个输出频带被保留。接下来在第2节中，我们描述了由DDS和PLL相结合实现的混合系统，第3节介绍DDS的设计工具，第4节解释正交输出的产生，第5节从一个FPGA的原型实现中得出实验结果，最后在第6节中得到一些结论。1. 振荡器架构如图1所示，锁相环（PLL）在模拟领域中被用作频率合成器，其中鉴相器（PD通常由混频器实现）用来比较输入参考频率和输出参考频率或者它们的倍数，鉴相器的输出是一个相位差信号，此相位差经低通滤波器平分，然后用来控制压控振荡器（VCO）的输出频率，N位分频器可以用来产生参考频率几倍的频率。图1 PLL结构框图锁相环可以合成稳定的高频信号，但是频率调谐仅限于少数的离散频率，当每次频率变化后，PLL需要10个顺序的时钟周期来稳定。在DDS系统中，参考频率是控制数字模块的时钟信号，大部分普遍的DDS系统如图2所示，正弦波形值被存储在只读存储器中,它的地址由圆形累加器决定，并且累加器的步长定义了频率。图2 DDS结构框图只读存储器的输出经过DA转换器和低通滤波器后被转换到模拟域，并且此DDS系统很容易被重构，它允许输出频率的快速改变，但是输出频率却被限制在几十MHZ的范围内。还有其他的技术可以实现DDS，我们使用基于DDS的ROM，因为它实现简单，只要是通过合适的技术就可以使ROM空间最小化。PLL和DDS的组合很好的继承了这两个系统的特点，所需频率可以通过单边带两个频率的合成来实现，高频通过PLL获得，DDS用来产生微小的频率改变。PLL和DDS的组合已经被呈现在7,8中，但是7中的结构非常的不同，8中应用了两个DDS模块，并且可以实现单一的（非正交）的输出。我们提出了哈特利架构，如图3所示，它不需要带通滤波器，9中的正交振荡器和混频器可与此处描述的DDS相结合。图3 基于哈特利架构的混合合成器可以证明，在图3的输出端可以得到信号的上边带或下边带，这取决于是进行加法还是减法操作，因此对于一个给定的DDS频率，信道的频率是PLL频率的一个边带，并且最终的频率结果可以在两倍的DDS频率范围内变化。在本文的剩余部分，我们将专注于正交DDS系统的设计，这是新架构的一个关键部分。2. DDS设计工具为了设计DDS系统开发了一套程序，该程序中包含有相应的算法来减少杂散频率，并且产生VHDL代码。该软件也允许系统仿真以及在时域和频域内对预测结果进行观测。输入的数据是：最小信道间隔，时钟频率，DAC分辨率和最小的SFDR（无杂散动态范围）。三个主要的设计参数决定于：数位累加器，数位地址的ROM，数位量词。如图4所示，为了在各种规范之间获得更好的折中或者警告某种操作的不可能性，使用图形接口来实现与用户的交互是可能的。例如,可以警告的说，有特定的DAC的SFDR规范不能实现。图4 DDS合成工具的图形接口 虽然DDS系统的目标是合成系统的数字部分，但是DAC和LPF也可以因仿真目的而实现。3. 正交输出的产生为了减少ROM的空间，我们考虑到正弦函数的对称性，通过使用相同的ROM空间我们得到正弦输出，因为cos (x) = sin (x+N/2)。我们描述的正交DDS系统的数字部分见图5所示。图5 正交DDS的数字部分累加器框图包含有2个累加器中的一个圆形电源，用来产生序列来编址存储空间，它也可负责产生信号表明样品的象限和标志。图6展示了一个更加详细的内存块框图，它包含一个内部有2W正弦样本的ROM和一个内部有奇异样本的寄存器。因为需要一个完整的象限，对应于2W+1个状态字。图6 内存块框图如图5所示，当处在负半周期的时候，更改登陆块可以用来改变样本的标识，这个复用块依次为同向和正交的信号标明ROM地址，多路复用器用来选择同向或者正交输出。考虑到DDS的操作，图7代表了主要的信号，因为累加器的位数n=5，地址位w=3，累加器增量r=1。基于产生的VHDL代码，图8显示了两种不同的模拟输出频率，并且这两个频率准确正交。 图7 正交DDS输出图8 （a）fout=30Khz （b）fout=2.08MHZ4. 实验结果我们使用了Digilent的D2-SB开发板和FPGA的Spartan II-E XC2S200E-PQ208来实现DDS系统的数字部分，并建立了一个含有分立模拟元件的电路板来实现模拟部分的设计。此DDS系统应该能够用来处理几种频率标准，如表1所示。除了对于DECT带宽为20兆赫兹外，对其它所有频段带宽均为25兆赫兹。我们设计的DDS系统可以产生1-12.5MHZ范围的频率，具有2KHZ的分辨率（如上文指出的，信道间隔可以是两倍的DDS频率）。 在这个特殊的实现方案中，输出频率的上限范围受限于FPGA的最高时钟频率50MHZ，这意味着每一个正交分量都是25MHZ。由于奈奎斯特抽样定理，使得DDS的输出频率限制在12.5MHZ。表2中列出了系统的规格，在FPGA中数字部分的实现使用表3中显示的资源。表1 电信标准频率规格标准传输带宽接受带宽信道间隔IS-54824-849 MHZ869-894MHZ30KHZIS-95824-849 MHZ869-894MHZ1.25MHZGSM890-915 MHZ935-960MHZ200KHZDECT1.88-1.9GHZ1.88-1.9GHZ1.728MHZ表2 正交DDS规格表3 在正交DDS系统和单一输出系统中用FPGA芯片的百分比从表3中我们可以看出，内存占用了FPGA的绝大部分资源，使用这里提到的技术,正交输出的产生仅代表4%的芯片增长，在某种程度上这种内存的优势是由于FPGA的组织结构，在ASIC的实现过程中可能会减少。图9显示了一个标准正交关系，由于每期的样本数量少，使得频率精度只能在9.4MHZ左右，在ASIC的实现中这一缺点将被克服，因为在这里更高的时钟频率和更快的数字电路被应用。图9 fout=195.3KHZ的正交输出5. 结论在本文中我们提出了一个新的架构来实现正交振荡器的