FPGA-CPLD的结构与应用PPT课件

1 第3章FPGA CPLD的结构与应用 EDA技术 2 3 1概述 图3 1基本PLD器件的原理结构图 数电相关知识 组合电路 逻辑输出总是当前输入状态的函数 时序电路 逻辑输出是当前系统状态与当前输入状态的函数 任何组合电路 需要提供输入信号的非信号 可以用与或二级门电路实现 任何时序电路可以在组合电路的基础上加上存储元件 锁存器 触发器 RAM 构成于是人们提出一种乘积项逻辑可编程结构 3 3 1 1可编程逻辑器件的发展历程 4 3 1 2可编程逻辑器件的分类 图3 2按集成度 PLD 分类 从结构分 有乘积项结构器件和查找表结构器件 从编程工艺上分 熔丝型器件 反熔丝型器件 EPROM EEPROM SRAM FLASH 5 3 2简单PLD原理 3 2 1电路符号表示 图3 3常用逻辑门符号与现有国标符号的对照 6 3 2 1电路符号表示 图3 4PLD的互补缓冲器图3 5PLD的互补输入图3 6PLD中与阵列表示 图3 7PLD中或阵列的表示图3 8阵列线连接表示 7 3 2 2PROM 图3 9PROM基本结构 其逻辑函数是 8 3 2 2PROM 图3 10PROM的逻辑阵列结构 逻辑函数表示 其中 MX Y是可以编程的 即与阵列不可编程 或阵列可编程 9 3 2 2PROM实现组合逻辑 图3 11PROM表达的PLD图阵列 图3 12用PROM完成半加器逻辑阵列 特点 PROM只能用于组合电路的可编程上当输入变量增加时 会引起存储容量以2的幂次增加 半加器的逻加函数 10 3 2 3PLA 可编程逻辑阵列 图3 13PLA逻辑阵列示意图 11 3 2 3PLA 优点 输入变量增多 存储规模迅速增加的问题得到大大的缓解 不足之处 P33 12 3 2 4PAL 图3 15PAL结构 图3 16PAL的常用表示 优点 不必考虑公共的乘积项 或门乘积项数目固定 大大简化了算法 对于多个乘积项可通过输出端反馈来解决 13 3 2 4PAL 图3 17一种PAL16V8的部分结构图 3 2 5GAL 图3 18GAL16V8的结构图 15 逻辑宏单元 输入 输出口 输入口 时钟信号输入 三态控制 可编程与阵列 固定或阵列 GAL16V8 16 GAL GeneralArrayLogicDevice最多有8个或项 每个或项最多有32个与项 乘积项逻辑 3 2 5GAL GAL首次在PLD上采用EEPROM工艺GAL亦是与阵列可编程 或阵列固定GAL对I 0结构进行了较大的改进 在输出部分增加OLMCGAL的OLMC单元设有多种组态 可配置成专用组合输出 专用输入 组合输出双向口 寄存器输出 寄存器输出双向口等 为逻辑电路设计提供了极大的灵活性 17 3 2 5GAL 图3 19寄存器输出结构 图3 20寄存器模式组合双向输出结构 18 3 2 5GAL 图3 21组合输出双向结构 图3 22复合型组合输出结构 19 3 2 5GAL 图3 23反馈输入结构 图3 24输出反馈结构 20 3 2 5GAL 图3 25简单模式输出结构 OLMC的所有这些输出结构和工作模式的选择和确定 即对其中的多路选择器的控制 均由EDA开发软件 根据GAL的逻辑设计文件的逻辑关系自动形成控制文件 即将设计文件综合成可下载于GAL的JEDEC标准格式文件 即熔丝图文件 该文件包含对OLMC输出结构和工作模式及可编程与阵列各连线熔丝点的选择信息 21 3 3CPLD结构与工作原理 1 逻辑阵列块 LAB 图3 27 MAX7128S的结构 每个LAB由16个宏单元构成多个LAB通过可编程连线阵列PIA和全局总线连接在一起 22 图3 26MAX7000系列的单个宏单元结构 PRN CLRN ENA 逻辑阵列 全局清零 共享逻辑扩展项 清零 时钟 清零选择 寄存器旁路 并行扩展项 通往I O模块 通往PIA 乘积项选择矩阵 来自I O引脚 全局时钟 来自PIA的36个信号 快速输入选择 2 2 宏单元 三个功能块 逻辑阵列 乘积项选择矩阵 可编程寄存器可配置为时序逻辑或组合逻辑工作方式 23 3 3CPLD结构与工作原理 3 扩展乘积项 图3 28共享扩展乘积项结构 每个LAB有16个共享扩展项 可被LAB内任何一个或全部宏单元使用和共享 以便实现复杂的逻辑函数 24 图3 29并联扩展项馈送方式 3 3CPLD结构与工作原理 允许最多20个乘积项直接送到宏单元的 或 逻辑 其中五个乘积项由宏单元本身提供 另外15个并联扩展项由同一个LAB中邻近宏单元借用 25 3 3CPLD结构与工作原理 4 可编程连线阵列 不同的LAB通过在可编程连线阵列 PIA 上布线 以相互连接构成所需的逻辑 图3 30PIA信号布线到LAB的方式 26 5 I O控制块 图3 31 EPM7128S器件的I O控制块 I O控制块允许每个I O引脚被单独被配置为输入 输出和双向工作方式 27 3 4 1查找表逻辑结构 图3 32FPGA查找表单元 查找表 Look Up Table 简称为LUT LUT本质上就是一个RAM 目前FPGA中多使用4输入的LUT 所以每一个LUT可以看成一个有4位地址线的16x1的RAM 当用户通过原理图或HDL语言描述了一个逻辑电路以后 PLD FPGA开发软件会自动计算逻辑电路的所有可能的结果 并把结果事先写入RAM 这样 每输入一个信号进行逻辑运算就等于输入一个地址进行查表 找出地址对应的内容 然后输出即可 3 4FPGA的结构与工作原理 28 查找表 Look Up Table 的原理与结构 下面是一个4输入与门的例子 29 查找表结构的FPGA逻辑实现原理 A B C D由FPGA芯片的管脚输入后进入可编程连线 然后作为地址线连到到LUT LUT中已经事先写入了所有可能的逻辑结果 通过地址查找到相应的数据然后输出 这样组合逻辑就实现了 该电路中D触发器是直接利用LUT后面D触发器来实现 时钟信号CLK由I O脚输入后进入芯片内部的时钟专用通道 直接连接到触发器的时钟端 触发器的输出与I O脚相连 把结果输出到芯片管脚 这样PLD就完成了图3所示电路的功能 以上这些步骤都是由软件自动完成的 不需要人为干预 这个电路是一个很简单的例子 只需要一个LUT加上一个触发器就可以完成 对于一个LUT无法完成的的电路 就需要通过进位逻辑将多个单元相连 这样FPGA就可以实现复杂的逻辑 30 KX康芯科技 3 4 2Cyclone CycloneII系列器件的结构与原理 图3 34CycloneLE结构图 31 3 4 2Cyclone CycloneII系列器件的结构与原理 图3 35CycloneLE普通模式 32 3 4 2Cyclone CycloneII系列器件的结构与原理 图3 36CycloneLE动态算术模式 33 3 4 2Cyclone CycloneII系列器件的结构与原理 图3 37CycloneLAB结构 34 3 4 2Cyclone CycloneII系列器件的结构与原理 图3 38LAB阵列 35 3 4 2Cyclone CycloneII系列器件的结构与原理 图3 39LAB控制信号生成 36 3 4 2Cyclone CycloneII系列器件的结构与原理 图3 40快速进位选择链 37 3 4FPGA的结构与工作原理 3 4 2Cyclone CycloneII系列器件的结构与原理 图3 41LUT链和寄存器链的使用 38 3 4FPGA的结构与工作原理 3 4 2Cyclone CycloneII系列器件的结构与原理 图3 42LVDS连接 39 3 5硬件测试技术 3 5 1内部逻辑测试 图3 43边界扫描电路结构 3 5 2JTAG边界扫描测试 40 3 5硬件测试技术 表3 1边界扫描IO引脚功能 3 5 2JTAG边界扫描测试 41 3 5硬件测试技术 图3 44边界扫描数据移位方式 3 5 2JTAG边界扫描测试 42 3 5 2JTAG边界扫描测试 图3 45JTAGBST系统内部结构 43 KX康芯科技 3 5 2JTAG边界扫描测试 图3 46JTAGBST系统与与FPGA器件关联结构图 44 3 5硬件测试技术 图3 47JTAGBST选择命令模式时序 3 5 2JTAG边界扫描测试 3 5 3嵌入式逻辑分析仪 45 3 6FPGA CPLD产品概述 3 6 1Lattice公司CPLD器件系列 1 ispLSI器件系列 2 ispMACH4000系列 3 LatticeEC ECP系列 46 3 6FPGA CPLD产品概述 3 6 2Xilinx公司的FPGA和CPLD器件系列 2 Spartan Spartan 3 Spartan3E器件系列 5 Xilinx的IP核 3 XC9500 XC9500XL系列CPLD 4 XilinxFPGA配置器件SPROM 47 3 6FPGA CPLD产品概述 3 6 3Altera公司FPGA和CPLD器件系列 1 StratixII系列FPGA 5 MAX系列CPLD 3 ACEX系列FPGA 4 FLEX系列FPGA 2 Stratix系列FPGA 6 Cyclone系列FPGA低成本FPGA 7 CycloneII系列FPGA 8 MAXII系列器件 9 Altera宏功能块及IP核 48 3 6FPGA CPLD产品概述 3 6 4Actel公司的FPGA器件 3 6 5Altera公司的FPGA配置方式与配置器件 表3 2AlteraFPGA常用配置器件 49 3 7编程与配置 表3 3图3 48接口各引脚信号名称 50 3 7编程与配置 3 7 1JTAG方式的在系统编程 ISP 表3 3图3 48接口各引脚信号名称 51 3 7编程与配置 3 7 1JTAG方式的在系统编程 图3 49多CPLD芯片ISP编程连接方式 52 3 7编程与配置 3 7 2使用PC并行口配置FPGA 图3 50PS模式的FPGA配置时序 53 3 7编程与配置 3 7 3FPGA专用配置器件 图3 51EPCS器件配置FPGA的电路原理图 54 3 7编程与配置 3 7 4使用单片机配置FPGA 图3 52用89C52进行配置 55 3 7编程与配置 3 7 5使用CPLD配置FPGA 使用单片机配置的缺点 1 速度慢 不适用于大规模FPGA和高可靠应用 2 容量小 单片机引脚少 不适合接大的ROM以存储较大的配置文件 3 体积大 成本和功耗都不利于相关的设计 56 习题 习题3 1OLMC有何功能 说明GAL是怎样实现可编程组合电路与时序电路的 习题3 2什么是基