用中小规模集成电路设计数字钟.doc

四川信息职业技术学院毕业设计 I 目 录 摘 要 1 第 1 章 绪 论 2 第 2 章 数字钟电路的设计方案 3 第 3 章 数字钟电路的设计 4 3 1 秒脉冲产生电路的设计 4 3 1 1 电路设计 4 3 1 2 使用器件介绍 4 3 2 计数器电路的设计 7 3 2 1 六十进制计数器 7 3 2 2 十二进制计数器 7 3 2 3 使用器件介绍 8 3 3 译码显示电路的设计 10 3 3 1 电路设计 10 3 3 2 使用器件介绍 11 3 4 校时电路的设计 13 3 4 1 电路设计 13 3 4 2 基本 RS 触发器的介绍 14 3 5 整点报时电路的设计 16 3 5 1 电路设计 16 3 5 2 使用器件介绍 17 3 6 鸣叫电路的设计 18 第 4 章 整机电路的工作原理 19 总 结 20 致 谢 21 参考文献 22 附录 1 集成块引脚排列图 23 附录 2 数字钟整机电路图 24 四川信息职业技术学院毕业设计 第 1 页 共 24 页 摘 要 近年来 钟表的数字化给人们生产生活带来了极大的方便 而且大大地扩展 了钟表原先的报时功能 诸如定时自动报警 按时自动打铃 定时广播 通断动 力设备 甚至各种定时电气的自动启用等 所有这些 都是以钟表数字化为基础 的 因此 研究数字钟及扩大其应用 具有非常现实的意义 本次设计的数字钟是一种用数字电路技术实现时 分 秒计时的装置 并且 在电路中加入了校时电路和整点报时电路 能够分别对时 分进行校正和整点报 时 与机械式时钟相比具有更高的准确性和直观性 且无机械装置 具有更长的 使用寿命 因此得到了广泛的使用 关键词 秒脉冲 计数器 译码显示 校时 整点报时 四川信息职业技术学院毕业设计 第 2 页 共 24 页 第 1 章 绪 论 时间对人们来说总是那么宝贵 工作的忙碌性和繁杂性容易使人忘记当前的 时间 现在 数字钟的产生给人们生活带来极大的方便 与传统的机械钟相比 它具有走时准确 显示直观 无机械传动装置等优点 得到广泛的应用 小到人 们日常生活中电子手表 大到车站 码头 机场等公共场所的大型数显电子钟 近年来 电子技术获得了飞速的发展 在其推动下 现代电子产品几乎渗透 了社会的各个领域 有力地推动了社会生产力的发展和社会信息化程度的提高 同时也使现代电子产品性能进一步提高 产品更新换代的节奏也越来越快 目前 数字钟功能越来越强 并有多种大规模集成电路可供选择 从本次设 计要求的角度考虑 后面章节主要介绍以中小规模集成电路设计数字钟的方法 一般数字钟的主要功能是 1 用数字显示时 分 秒 12 小时循环一次 2 可以在任一时刻校准时间 要求可靠方便 3 能自动整点报时 随着社会的不断进步和科技的不断发展 数字钟已经逐步取代机械钟 将会 成为人们工作 学习 生活中必不可少的工具 四川信息职业技术学院毕业设计 第 3 页 共 24 页 第 2 章 数字钟电路的设计方案 数字钟实质上是一个对标准频率 1Hz 进行计数的计数电路 由于计数的 起始时间不可能与标准时间 北京时间 一致 所以需要在电路上加一个校时电 路 同时标准的 1Hz 信号必须准确 一般采用石英晶体振荡器电路构成数字钟 图 2 1 是一般数字钟的电路组成方框图 图 2 1 数字钟的整机框图 由图 2 1 可见 数字钟由以下几部分组成 石英晶体振荡器电路和分频器电 路组成的秒脉冲发生器 校时电路 报时电路 六十进制秒 分计数器及十二进 制时计数器电路 以及秒 分 时的译码显示电路等 四川信息职业技术学院毕业设计 第 4 页 共 24 页 第 3 章 数字钟电路的设计 3 1 秒脉冲产生电路的设计 3 1 1 电路设计 数字钟的秒脉冲产生电路通常由石英晶体振荡器加分频器构成 常见的石英 晶体振荡器由 CMOS 反相器构成 选用振荡频率为 32768Hz 的石英晶体 因为 32768 只要经过分频就可以得到稳定度很高的秒信号 分频器选用 14 位 二进制串行计数器 CD4060 再加一级触发器二分频 就能够对石英晶体振荡器输 出的 32768Hz 信号进行分频 图 3 1 所示是一种秒脉冲发生器的具体电路 图 3 1 秒脉冲产生电路 3 1 2 使用器件介绍 1 14 位二进制串行计数器 CD4060 CD4060 的引脚如图 3 2 所示 四川信息职业技术学院毕业设计 第 5 页 共 24 页 图 3 2 CD4060 引脚排列图 CP 时钟 计数 脉冲输入端 下降沿有效 1 CP 脉冲输出 CP 与 CP 相位相同 与 CP 相位相反 00 CP 010 CP 1 RST 异步清零端高电平有效 即该端为高电平时计数器清零 该端通常处 于低电平 Q4Q10 Q12 Q13 Q14 计数器分频器输出 电源电压 VCC 4060 为 318 V CD4060 为 4 55 5 V 输入电压 0VCC CD4060 典型传输延迟时间为 58ns 最高工作频率为 45MHz 表 3 1 芯片 CD4060 功能表 输入 CP1RST 输出 XH清除 L计数 L保持 注 X 上升沿或下降沿 下降沿 上升沿 H 高电平 L 低电平 2 触发器 74LS74 在输入信号为单端的情况下 D 触发器用起来最为方便 其状态方程为 Qn 1 D 其输出状态的更新发生在 CP 脉冲的上升沿 故又称为上升沿触发的边沿 触发器 触发器的状态只取决于时钟到来前 D 端的状态 D 触发器的应用很广 可用作分频 移位寄存等 这里只介绍 74LS74 型号的集成块 图 3 3 为双 D74LS74 的引脚排列及逻辑符号 功能如表 3 2 四川信息职业技术学院毕业设计 第 6 页 共 24 页 图 3 3 74LS74 引脚排列及逻辑符号 引脚功能如下 异步预置端 低电平有效 即该端为低电平时 触发器 Q 端预置高电SD 平 异步清零端 低电平有效 即该端为低电平时 触发器 Q 端清零 RD CP 脉冲接收端 上升沿脉冲有效 Q 芯片脉冲的输出端 D 脉冲状态输入端 芯片 74LS74 的典型传输延迟时间为 19 纳秒 最高工作频率 33MHZ 典型总 功耗为 20 毫瓦 表 3 2 74LS74 功能表 输 入输 出 CPD 01 10 10 01 00 11 110 11 001 11 注 X 任意态 高到低电平跳变 低到高电平跳变 现态 次态 不定态 从 D 触发器的特性方程不难看出 只要令 D D 触发器就可以构成 T 触 发器 即构成 D 触发器的计数形式 图 3 4 a 为 D 触发器的计数形式 图 3 四川信息职业技术学院毕业设计 第 7 页 共 24 页 4 b 所示为其工作波形 图 3 4 接成计数器形式的 D 触发器 从图 3 4 b 可以看出 每来一个 CP 脉冲 D 触发器就翻转一次 显然能 实现计数功能 3 2 计数器电路的设计 3 2 1 六十进制计数器 在数字钟电路中 秒 分计数器均为六十进制计数器 如下图 3 5 所示 图 3 5 六十进制计数器 从图 3 5 看出 当十位片为 0110 状态 个位片为 0000 状态时 反馈与门的 输出为 1 使个 十位计数器均复位到 0 从而完成六十进制计数的功能 3 2 2 十二进制计数器 在数字钟电路中 时计数器为十二进制计数器 如下图 3 6 所示 四川信息职业技术学院毕业设计 第 8 页 共 24 页 图 3 6 十二进制计数器 从图 3 6 看出 当十位片为 0001 状态 个位片为 0010 状态时 反馈与门的 输出为 1 使个 十位计数器均复位到 0 从而完成十二进制计数的功能 3 2 3 使用器件介绍 1 计数器 74LS290 图 3 7 是 74LS290 的外引脚图逻辑符号 表 3 3 是其逻辑功能表 a 外引脚图 b 逻辑符号 图 3 7 74LS290 计数器 引脚功能 异步清零端 高电平有效 即当该两端同时为高电平时 计数 器清零 否则不能清零 在计数过程中该两端之一必须为低电平 异步置 9 端 高电平有效 即当该两端同时为高电平时 计数 器输出置 9 在计数过程中该两端之一必须为低电平 二进制计数分频器和十进制计数器时钟输入端 下降沿有效 二五进制计数器 分频器时钟输入端 下降沿有效 四川信息职业技术学院毕业设计 第 9 页 共 24 页 计数器 分频器输出端 作十进制计数时与相接 作二五进制计数 分频 时 与相接 计数时钟由输入 计数器时 钟由输入时 也可作为二进制计数输出端 NC 空脚 电源电压 VCC 极限值 7V 一般使用 5V 芯片 74LS290 最高工作频率 32MHz 典型总功耗 40mW 表 3 3 74LS290 功能表 输 入输 出 CP 110 0000 11 0 0000 11 1001 0 0 计数 0 0 计数 0 0 计数 00 计数 这种电路功能很强 可灵活地组成各种进制计数器 在 74LS290 内部有四个 触发器 第一个触发器有独立的时钟输入端 下降沿有效 和输出端 构 成二进制计数器 其余三个触发器以五进制方式相连 其时钟输入为 下降 沿有效 输出端为 计数器 74LS290 的功能如下 1 直接置 9 功能 当异步置 9 端和均为高电平时 不管其他输入端的状态如何 计数器 直接置 9 2 清零功能 当 中有低电平时 若 均为高电平 则计数器完成清零功能 3 计数功能 当 中有低电平以及 中有低电平这两个条件同时满足时 计数 器可实现计数功能 四川信息职业技术学院毕业设计 第 10 页 共 24 页 2 与门集成块 74LS08 如图 3 8 所示 74LS08 集成块的外引脚图 图 3 8 74LS08 外引脚图 由图 3 8 可以看出 74LS08 内部有 4 个与门 8 个输入端 4 个输出端 每 个与门都是独立的 公式是 Y AB 与门的逻辑功能 有 0 则 0 全 1 则 1 3 3 译码显示电路的设计 3 3 1 电路设计 译码显示电路主要由 LED 数码管和 BCD 码七段译码器两大部分组成 如图 3 9 所示 计时电路的输出信号作为译码显示电路的输入信号 分别从七段译码器 的 A B C D 端输入 从 a b c d e f g 输出 通过 LED 数码管显示 图 3 9 译码显示电路 四川信息职业技术学院毕业设计 第 11 页 共 24 页 3 3 2 使用器件介绍 1 LED 数码管 LED 数码管又称为半导体数码管 它是由多个 LED 按分段式封装制成的 图 3 10 a 是一个七段显示 LED 数码管外形图 LED 数码管有两种形式 即共阴型 和共阳型 共阴型 LED 数码管 是将内部所有 LED 的阴极连在一起引出来 作为 公共阴极 共阳型 LED 数码管是将内部所有 LED 的阳极连在一起引出来 作为公 共阳极 具体电路如图 3 10 b 和 c 所示 图 3 10 七段显示 LED 数码管 因为 LED 工作电压较低 工作电流也不大 所以可以直接用七段显示译码器 驱动 LED 数码管 但是 要正确选择驱动方式 对共阴型 LED 数码管 应采用高 电平驱动方式 对共阳型 LED 数码管 应采用低电平驱动方式 2 七段译码器 LED 数码管通常采用图 3 11 所示的七段字形显示方式来表示 0 9 十个数字 七段显示译码器应当把输入的 BCD 码 翻译成驱动七段 LED 数码管各对应段所需 的电平 图 3 11 七段数码管字形显示方式 四川信息职业技术学院毕业设计 第 12 页 共 24 页 74LS49 是一种七段显示译码器 图 3 12 所示为它的逻辑符合 表 3 4 是它 的功能表 从图 3 12 看出 74LS49 电路有 4 个译码输入端 D C B A 1 个控制输入 端 7 个输出端 a g 图 3 12 74LS49 逻辑符号 表 3 4 74LS49 的功能表 DCBAabcdefg显示字形 100001111110 100010110000 100101101101 100111111001 101000110011 101011011011 101100011111 101111110000 110001111111 110011110011 110100001101 110110011001 111000100011 111011001011 111100001111 111110000000暗 0 0000000暗 四川信息职业技术学院毕业设计 第 13 页 共 24 页 分析它的功能表可以了解其逻辑功能 以便正确使用 译码输入端 D C B A 应当输入 8421BCD 码 对应每一个编码 相应的输出端为高电平 以 驱动七段显示的 LED 数码管 由于电路输出端 译中 时为高电平 因此 应当 选用共阴型的 LED 数码管 若译码输入为 8421 码的禁用码的禁用码 1010 1110 数码管则显示相应的符号 若输入为 1111 数码管各段均不发光 处于灭灯状态 是灭灯控制器 当 1 时 译码器处于正常译码工作状态 若 0 时 不管 D C B A 输入什么信号 译码器各输出端均为低电平 处于灭灯状态 利用信号 可以控制数码管按照我们的要求处于显示或者灭灯状态 例如用一 个间歇的脉冲信号来控制 则数码管会间歇地闪亮 如果与灭 0 输出信号相配 合 在多位数的显示系统中 可以利用把数字前部或者尾部多余的 0 熄灭 既 方便读出结果 又可减少电源的消耗 3 4 校时电路的设计 3 4 1 电路设计 在刚接通电源或者时钟走时出现误差时 则需要进行时间的标准 置开关在 手动位置 分别对时 分进行单独计数 计数脉冲由单次脉冲输入 一般的单次脉冲电路存在开关抖动问题 使电路无法正常工作 因此实际使 用时 须对开关的状态进行消除抖动处理 通常采用基本 RS 触发器构成开头消 抖电路 参见图 3 13 a 四川信息职业技术学院毕业设计 第 14 页 共 24 页 图 3 13 利用基本 RS 触发器防抖动开关电路及工作波形 原理见图 3 13 a 和 b 当按下按钮开关时 a 端变成高电平 b 端应接 地 虽然因机械弹性 b 端不能立即良好接地 需要抖动若干次才能稳定在低电 平 但只要 b 端出现了一次低电平 就已经将基本 RS 触发器置为 0 状态了 多 几次抖动也不会影响其状态 松开按钮开关时的情况类似 3 4 2 基本 RS 触发器的介绍 校时电路中用的主要器件是基本 RS 触发器 下面是对基本 RS 触发器的介绍 1 基本 RS 触发器的电路组成 图 3 14 a 所示为由两个与非门交叉连接组成的基本 RS 触发器 图 3 14 与非门组成的基本 RS 触发器 基本 RS 触发器胡两个输入端 一个称为 Q 端 另一个称为 端 在正常情况 下 这两个输出端总是逻辑互补的 即一个为 0 状态时 另一个为 1 状态 并且 规定 Q 1 0 为触发器的 1 状态 Q 0 1 为触发器的 0 状态 基本 RS 触发器有两个输入端 和 称为置 0 端 或复位端 称为置 1 端 或置位端 和 文字符号上面的 号 表示这种触发器输入信 号为低电平有效 图 3 14 b 所示是基本 RS 触发器的逻辑符号 从图中可看出 由于 和 是低电平有效 故在输入端加 符号 1 基本 RS 触发器的工作原理 按照输入信号 和 不同状态的组合 触发器的输出与输入之间存在如下关 系 1 当 1 时 假设触发器原来处于 0 状态 即 Q 0 1 由图 3 四川信息职业技术学院毕业设计 第 15 页 共 24 页 14 a 中可以看出 门的两个输入端均为 1 则有 Q 0 Q 0 反馈到门的输 入端 使得 1 触发器保持 0 状态不变 同理 当 1 时 若假设触发器原 来处于 1 状态 则触发器将保持 1 状态不变 这说明 当 1 时 触发器能够维持原来的状态不变 且无论处于哪个状 态都是稳定的 2 当 0 1 时 由于门的输入端有 0 其输出端 Q 不管原状态是 0 或是 1 都将为 1 状态 即 1 而门因输入端全为 1 其输出端 Q 为 0 状态 即 触发器将为 0 状态 这说明 当 0 1 时 不管触发器原来的状态如何 触发器都将被置为 0 状态 即 Q 0 1 的状态 这种情况称为触发器置 0 3 当 0 1 时 由于门的输入端 Q 不管原状态是 0 或是 1 都将为 1 状态 即 Q 1 而门因输入端全是 1 使 为 0 状态 触发器被置为 1 状态 即 Q 1 0 的状态 这种情况称为触发器置 1 4 若 0 0 此时将出现 Q 1 的情况 触发器即不是 0 状态 也不 是 1 状态 当 和 端同时回到 1 时 触发器究竟稳定在哪种状态不能预先确定 通常在实际应用时 应避免 和 端同时为 0 的这种状态 基本 RS 触发器对触发信号要求并不严格 只要负脉冲的持续时间大于两个 门的传输延迟时间即可 这样 待两个输出端 Q 和 都翻转完毕 电路就会稳定 在新的状态 即使触发低电平信号消失了 电路靠两个门的互锁反馈将稳定在新 状态上 可见基本 RS 触发器具有记忆功能 根据上述分析 由与非门组成的基本 RS 触发器的功能如表 3 5 所示 表 3 5 与非门组成的基本 RS 触发器功能表 根据表 3 5 设触发器初始状态为 0 给定输入信号波形 可相应画出触发 器输出端 Q 的波形 如图 3 15 所示 四川信息职业技术学院毕业设计 第 16 页 共 24 页 图 3 15 基本 RS 触发器时序图 从图中可以看出 当触发器的输入 0 时 Q 1 接着同时出现 1 时 则 Q 和 的状态不能预先确定 通常用虚线或阴影注明 以表示触发器处于 不定状态 直至输入信号出现置 0 或置 1 信号时 输出端的波形才确定 3 5 整点报时电路的设计 3 5 1 电路设计 如下图 3 16 所示 当计数到整点的前 5 秒钟 此时应该准备报时 当分计到 59 分时 将分触发器 QH置 1 而等到秒计数到 55 秒时 将秒触发 器 QL置 1 然后通过 QL与 QH相 与 后再和 1s 标准秒信号相 与 而去控制低 音喇叭鸣叫 直至 59 秒时 产生一个复位信号 使 QL 清 0 停止低音鸣叫 同 时 59 秒信号的反相又和 QH相 与 后去控制高音喇叭鸣叫 当分秒从 59 分 55 秒计到 00 00 时 鸣叫结束 完成整点报时 图 3 16 整点报时电路 四川信息职业技术学院毕业设计 第 17 页 共 24 页 3 5 2 使用器件介绍 1 与非门集成块 74LS00 74LS00 集成块的引脚排列如图 3 17 所示 图 3 17 四 2 输入端与非门 74LS00 从图 3 17 中可以看出 74LS00 集成块包含四个独立的与非门 并且是两输 入一输出 公式是 Y AB 2 与非门集成块 74LS20 74LS20 集成块的引脚排列如下图 3 18 所示 图 3 18 双四输入端与非门 74LS20 由图 3 18 中可以看出 74LS20 集成块包含两个独立的与非门 并且是四输 入一输出 公式是 Y ABCD 3 非门集成块 74LS04 74LS04 集成块的引脚排列如下图 3 19 所示 图 3 19 六反相器 74LS04 四川信息职业技术学院毕业设计 第 18 页 共 24 页 从图 3 19 中可以看出 74LS04 集成块包含 6 个独立的非门 且是一输入一 输出 公式是 Y 3 6 鸣叫电路的设计 鸣叫电路由高 低两种频率通过或门去驱动一个三极管 带动喇叭鸣叫 1kHz 和 500Hz 从晶振分频器近似获得 如上图 3 16 所示 图中 CD4060 分频器输 出端和 输出频率为 1024Hz 为 512Hz 四川信息职业技术学院毕业设计 第 19 页 共 24 页 第 4 章 整机电路的工作原理 数字钟的整机原理图见附录 2 其工作原理如下 1 由开关 K1 K2 同时打到自动位置 由石英晶体振荡器产生的Hz 频率经过分频器 CD4060 的分频和一级触发 器 74LS74 的 2 分频得到 1Hz 的秒脉冲 输入到秒个位 74LS290 芯片的端 通 过相应地译码器 74LS49 显示计数 当秒计数器达到 60 时 通过与门 74LS08 自动清零重新计数并向分计数器 74LS290 的端进位 分计数器通过相应地译 码器 74LS49 显示数字 当分计数器达到 60 时 通过与门 74LS08 自动清零并 向时计数器个位 74LS290 的端进位 时计数器通过相应地译码器显示数字 当时计数器计到 12 时 清零端自动清零 完成 12 小时的计时 在计时的过程中 当分计到 59 分时 将分触发器 QH置 1 而等到秒计数 到 55 秒时 将秒触发器 QL置 1 然后通过 QL与 QH相 与 后和 1s 标准秒信 号相 与 而去控制低音喇叭鸣叫 直至 59 秒时 产生一个复位信号 使 QL 清 0 停止低音鸣叫 同时 59 秒信号的反相又和 QH相 与 后去控制高音喇叭 鸣叫 当分秒从 59 分 55 秒计到 00 00 时 鸣叫结束 完成整点报时 2 当开关 K1 打到手动位置时 按一次按钮开关产生一个单次脉冲 对分进行校正 同理 当开关 K2 打到 手动位置时 是进行的时校 四川信息职业技术学院毕业设计 第 20 页 共 24 页 总 结 本次设计的最大特色是充分调动学生的主动性 以学生为主体 在其能力所 及范围内 反复思考 大量参阅文献和资料 充分发挥 结合实际情况 独立