半加器全加器的工作原理和设计方法实验报告

;.一、实验目的1、学习和掌握半加器全加器的工作原理和设计方法。2、熟悉 eda 工具 quartus ii 的使用，能够熟练运用vrilog hdl语言在quartus ii 下进行工程开发、调试和仿真。3、掌握组合逻辑电路在quartus 中的图形输入方法及文本输入方法， 掌握层次化设计方法。4、掌握半加器、全加器采用不同的描述方法。二、实验内容1、完成半加器全加器的设计，包括原理图输入，编译、综合、适配、仿真等。并将半加器电路设置成一个硬件符号入库2、建立更高层次的原理图设计，利用1 位半加器构成1 位全加器，并完成编译、综合、适配、仿真并硬件测试3、采用图形输入法设计1 位加法器分别采用图形输入和文本输入方法，设计全加器4、实验报告：详细叙述1 位全加法器的设计流程，给出各层次的原理图及其对应的仿真波形图， 给出加法器的上时序分析情况，最后给出硬件测试流程和结果。三、实验步骤1、建立一个project。2、编辑一个vhdl程序，要求用vhdl结构描述的方法设计一个半加器3、对该 vhdl程序进行编译，修改错误。4、建立一个波形文件。 （根据真值表）5、对该 vhdl程序进行功能仿真和时序仿真四、实验现象任务 1：半加器真值表描述方法代码如下：半加器是只考虑两个加数本身，而不考虑来自低位进位的逻辑电路s= ab+a bco=ab;. .aibisici0000011010101101代码如下 :逻辑图半加器真值表library ieee;-行为描述半加器use ieee.std_logic_1164.all;entity h_adder is port(a,b:in std_logic; so,co:out std_logic);end h_adder;architecture fh1 of h_adder issignal abc:std_logic_vector(1 downto 0);beginabcso=0;coso=1;coso=1;coso=0;conull;end case;end process;end architecture fh1;结果如下：任务 2：二进制加法运算规则描述代码如下：library ieee;-行为描述 (抽象描述结构体的功能) use ieee.std_logic_1164.all;entity h_adder2 is- 半加器port(a,b:in std_logic;s,c0:out std_logic);end h_adder2;architecture be_half_adder of h_adder2 is beginprocess(a,b) beginif(a=0 and b=0) then s=0;c0=0; elsif(a=0 and b=1) thens=1;c0=0;elsif(a=1 and b=0) then s=1;c0=0; elses=0;c0=1; end if;end process;end be_half_adder;结果如下：任务 3： 按逻辑表达式设计so=axorb ;co=aandb;代码如下：library ieee;-行为描述半加器（按逻辑表达式）use ieee.std_logic_1164.all;entity h_adder3 is port(a,b:in std_logic; so,co:out std_logic);end h_adder3;architecture fh1 of h_adder3 is beginend architecture fh1;结果如下：任务 4：用基本单元电路与或非描述半加器代码如下：library ieee;use ieee.std_logic_1164.all;entity h_adder4 is port(a:in std_logic;b:in std_logic;sum:out std_logic; co:out std_logic );end h_adder4;architecture ch4 of h_adder4 is signal c,d:std_logic;begin c=a or b;d=a nand b; co=not d; sum=c and d;end architecture ch4;结果如下：任务 5 ：结构描述代码如下：-h_adder5 library ieee;use ieee.std_logic_1164.all;entity h_adder5 is port(a,b:in std_logic;co,s: out std_logic);end entity h_adder5; architecture mix of h_adder5 iscomponent xor21 is port(i0,i1:in std_logic;q:out std_logic); end component;begincoa,i1=b,q=s);-例化end architecture mix;-xor21-half_adder 半加器 ,结构描述library ieee;use ieee.std_logic_1164.all; entity xor21 isport(i0,i1:in std_logic;q: out std_logic); end entity xor21;architecture behav of xor21 is beginq=i0 xor i1;end architecture behav;结果如下：五、实验体会通过这次实验，复习了vhdl语