超低频数字频率计设计与制作.doc

超低频数字频率计设计与制作摘 要频率检测是电子测量领域的最基本也是最重要的测量之一。频率信号抗干扰能力强、易于传输，可以获得较高的测量精度，所以测频率方法的研究越来越受到重视。本课题的等精度数字频率计设计，采用当今电子设计领域流行的EDA技术，以CPLD为核心，配合AT89C51单片机，采用多周期同步测频原理，实现了0. 1Hz-50MHz信号频率的等精度频率测量，此外，该系统还可以测方波信号宽度及高、低电平的占空比。设计中用一块复杂可编程逻辑器件CPLD(Complex Programmable Logic Device)芯片EPM7128SLC84-15完成各种时序逻辑控制、计数功能。在Quartus II平台上，用VHDL语言编程完成了CPLD的软件设计、编译、调试、仿真和下载。用AT89C51单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运算处理、键盘扫描和控制数码管的显示输出。系统将单片机AT89C51的控制灵活性及CPLD芯片的现场可编程性相结合，不但大大缩短了开发研制周期，而且使本系统具有结构紧凑、体积小，可靠性高，测频范围宽、精度高等优点。采用常规数字电路设计数字频率计，所用的器件较多、连线比较复杂，而且存在延时较大、测量误差较大、可靠恻氏的缺点。采用复杂可编程逻辑器件，以EDA工具为开发手段、运用VHDL语言编程进行数字频率计的设计，将在使系统大大简化的同时，提高仪器整体的性能和可靠性。本文介绍的用FPGA实现的数字频率计，采用VHDL语言编程，用Maxplus II集成开发环境进行波形仿真、编译，并下载到FPGA中。经测试，该系统性能可靠、测量精确,详细论述了系统自上而下的设计方法及各部分硬件电路组成及单片机、CPLD的软件编程设计。使用以GW48-CK EDA实验开发系统为主的实验环境下进行了仿真和硬件验证，达到了较高的测量精度和测量速度。关键词: 超低频;数字频率计;设计;制作;AbstractFrequency detection is the most basic electronic measurement is one of the most important measurement. Frequency signal interference capability, easy to transport, access to high accuracy, so the frequency method of measuring more and more attention. The issue of equal precision digital frequency meter design, the use of todays popular electronic design EDA technology to CPLD as its core, with AT89C51 microcontroller, a multi-period synchronous frequency principle, to achieve the 0. 1Hz-50MHz frequency of Equal Frequency measurement, in addition, the system can also measure the width of the square wave signal and the high, low duty cycle. Design using a complex programmable logic device CPLD (Complex Programmable Logic Device) chip EPM7128SLC84-15 to complete a variety of temporal logic control, counting function. In the Quartus II platform, complete with VHDL, CPLD programming software design, coding, debugging, simulation, and download. With AT89C51 microcontroller as the main control system components, to achieve the test signal control circuit, data processing operations, the keyboard scanning and control of digital control of display output. AT89C51 the monolithic control system flexibility and field-programmable CPLD chip combining, the development will not only greatly reduce the development period, and Shiben system has a compact structure, small size, high reliability, frequency measurement range, high precision . Conventional digital circuit design digital frequency meter, a device used in more complicated connection, but there is a greater delay, measurement error is large, reliable and sads shortcomings. Use complex programmable logic devices to develop means of EDA tools, VHDL language programming using a digital frequency meter design, will greatly simplify the system at the same time, improve the equipment overall performance and reliability. This article describes the use of FPGA implementation of digital frequency meter, using VHDL language programming, with Maxplus II integrated development environment for wave simulation, compiled, and downloaded to the FPGA. After testing, the system is reliable, accurate measurement is discussed in detail the system and the part of top-down design of hardware circuit and the MCU, CPLD design software programming. Use of GW48-CK EDA experimental development system-based experimental environment simulation and hardware verification, to achieve a high measurement accuracy and measurement speed. Key words: ultra-low frequency; digital frequency meter; design; production; 目 录摘 要1Abstract2目 录4第1章绪 论51.1选题背景51.2研究内容及相关技术61.3数字频率计的硬件结构与设计思想7第二章 数字频率计设计原理82.1数字频率计原理82.2系统设计指标12第三章 硬件电路设计133.1系统顶层电路设计133.1.1 CPLD的结构与功能介绍153.1.2 CPLD测频专用模块逻辑设计173.2单片机主控模块193.2.1 AT89C51单片机性能193.2.2单片机控制电路213.3外围电路设计22第四章 软件设计244.1 Quartus II概述244.2 Quartus 使用VHDL实现系统功能的全过程264.2.1电子系统的设计方法264.2.2“自顶向下”与“自底向上”的设计方法274.2.3 VHDL语言简介284.2.4键盘扫描、时间值输入及计数值计算子程序30第五章 实验测试及误差分析345.1实验测试的方法345.2误差分析35结 论37致 谢37参考文献38第1章绪 论1.1选题背景近年来，在电子技术中,频率是最基本的参数之一,并且与许多电参量的测量方案、测量结果都有十分密切的关系,因此频率的测量就显得更为重要.在电子系统非常广泛应用领域内，到处可见到处理离散信息的数字电路。供消费用的微波炉和电视、先进的工业控制系统、空间通讯系统、交通控制雷达系统、医院急救系统等在设计过程中无一不用到数字技术。数字电路制造工业的进步，使得系统设计人员能在更小的空间内实现更多的功能，从而提高系统可靠性和速度。数字集成电路具有结构简单（如其中的晶体管是工作于饱和与截止2种状态，一般不设偏置电流）和同类型电路单元多（如一个计数系统需要很多同类型的触发器和门电路）的特点，因而容易是高集成度和归一化。由于数字集成电路与电子计算机的发展紧密相关，因而发展很快，目前已是集成电路中产量最高、集成度最大的一种器件。成电路的类型很多，从大的方面可分为模拟和数字集成电路两大类。虽然它们都可模拟具体的物理过程，但其工作方式有着很大的不同。甚至可能完全不同。电路中的工作信号通常是用电脉冲表示的数字信号。这种工作方式的信号，可以表达2种截然不同的现象。如以有脉冲表示“1”，无脉冲便表示“0”；以“1”表示“真”，则“0”便表示“假”，等等。反之亦然。这就是“数字信号”的含义。所以，“数字量”不是连续变化的量，其大小往往并不改变，但在时间分布上却有着严格的要求，这是数字电路的一个特点。数字式频率计基于时间或频率的A/D转换原理，并依赖于数字电路技术发展起来的一种新型的数字测量仪器。由于数字电路的飞速发展，所以，数字频率计的发展也很快。通常能对频率和时间两种以上的功能数字化测量仪器，称为数字式频率计(通用计数器或数字式技术器)在电子测量技术中，频率是一个最基本的参量，对适应晶体振荡器、各种信号发生器、倍频和分频电路的输出信号的频率测量，广播、电视、电讯、微电子技术等现代科学领域。因此，数字频率计是一种应用很广泛的仪器通常频率计是由输入整形电路、事中震荡漆器、分频器、量程选择开关、计数器、显示器等组成。如图1.1所示，集成电路技术的发展及电子产品市场运作节奏的进一步加快，涉及诸如计算机应用、通信、智能仪表、医用设备、军事、民用电器等领域的现代电子设计技术已迈入一个全新的阶段。专家预言，未来的电子技术时代将是EDA的时代，PLD作为EDA技术的一项重要技术，是电子设计领域中最具活力和发展前途的一项技术，它的影响丝毫不亚于70年代单片机的发明和使用。面对现代电子技术的迅猛发展，高新技术日新月异的变化以及人才市场、产品场的迫切要求，许多高校迅速的作出了积极的反应，在不长的时间内，在相关的专业教学与学科领域卓有成效的完成了具有重要意义的教学改革及学科建设。作者所在学校也重视了EDA技术的教学改革，在通信工程、电子信息工程等专业开设了EDA课程教学，建立了EDA实验室，并建立了多个研究课题。本课题就是其中之一。1.2研究内容及相关技术本课题借助于一个较复杂数字系统(等精度数字频率计)的设计，器件的开发技术。旨在通过本课题的研究，学习和提高PLD开发技术，革的需要，进一步提高教学与科研水平。具体包含以下方面:研究基于PLD以满足教学改PLD的原理、开发步骤基于Quartus II和VHDL的自顶向下，模块化的数字电子系统开发PLD与单片机、DSP等器件的协作开发技术等精度数字频率计原理与设计该测频系统的设计扬弃了传统的自下而上的数字电路设计方法，采用先进的EDA技术及自上而下的设计，把资源丰富、控制灵活及良好人机对话功能的AT89C51单片机和具有内部结构重组、现场可编程的CPLD芯片完美的相结合起来，实现了对0. 1Hz-50MHz信号频率的等精度测量。由于CPLD具有连续连接结构，易于预测延时，使电路仿真会更加准确，且编程方便，速度快，集成度高，价格低，从而使系统研制周期大大缩短，产品的性能价格比较高。CPLD芯片采用流行的VHDL语言编程，并在Quartus II设计平台上实现了全部编程设计，单片机采用底层汇编语言编程，可以精确地控制测频计数闸门的开启和关闭，从而进一步提高了测量精度。该数字频率计的设计及实现也具有良好的应用价值和推广前景。后面几章将对系统的软硬件设计进行详细论述。1.3数字频率计的硬件结构与设计思想测量频率有两种方法，即测频法和测周期法。测频法是在单位定时时间内对被测信号脉冲进行计数，此方法适用于频率较高的信号;周期法是在信号周期内，对基准频率脉冲进行计数，它对低频信号的测量效果较好。由于所设计仪器的使用范围为低频段，所以采用周期法，同时配合分频器来拓宽测量范围，在仪器的全量程内自动选择分频系数。本频率计以单片机为核心，采用精确的分频技术对频率进行测量。被测频率经过分频处理，脉冲宽度被调整到适当程度后输人单片机，通过单片机的定时计数功能测出脉冲宽度，然后经适当补偿计算得出待测频率并显示。第二章 数字频率计设计原理2.1数字频率计原理所谓“频率”，就是周期性信号在单位时间（1s）内变化的次数。数字频率计的基本设计原理 数字频率计的原理框图如图1所示。他主要由5个模块组成，分别是：脉冲发生器电路、测频控制信号发生器电路、计数模块电路、锁存器、译码驱动电路。当系统正常工作时，脉冲发生器提供的1 Hz的输入信号，经过测频控制信号发生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。根据数字频率计的系统原理框图（图1虚线框内），设计系统的顶层电路图如图2所示图2中TESTCTL为测频控制信号发生器。TESTCTL的计数使能信号TSTEN能产生一个1 s宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制：当TSTEN高电平时允许计数、低电平时停止计数。 REG32B为锁存器。在信号Load的上升沿时，立即对模块的输入口的数据锁存到REG32B的内部，并由REG32B的输出端输出，然后，七段译码器可以译码输出。在这里使用了锁存器，好处是可以稳定显示数据，不会由于周期性的清零信号而不断闪烁。 CNT10为十进制计数器。有一时钟使能输入端ENA，用于锁定计数值。当高电平时允许计数，低电平时禁止计数。图2中将8个十进制计数器CNT10级联起来实现8 b十进制计数功能。SEVYM为七段译码显示驱动电路，可以将频率计数的结果译成能在数码管上显示相对应的阿拉伯数字，便于读取测量的结果，为了实现系统功能，测频控制信号发生器TESTCTL、计数器CNT10、锁存器REG32B存在一个工作时序的问题，设计时需要综合考虑，图3给出了系统的工作时序。图3中CLK是由图1中脉冲发生器产生的频率为1 Hz的标准时钟信号，当测频控制信号发生器TESTCTL的TSTEN端为高电平时允许计数、低电平时停止计数，在停止计数期间，测频控制信号发生器TESTCTL的Load端产生一个上升沿，将计数器在前1 s的计数值锁存进32 b锁存器REG32B中，并由8个7段译码器将计数结果译出稳定显示。锁存信号之后经过半个CLK周期，测频控制信号发生器TESTCTL的CLR_CNT端产生一个上升沿，对计数器进行清零。为下1 s的计数操作做准备。为了产生这个时序图，首先有一个D触发器构成二分频器，在每次时钟CLK的上升沿到来使其值翻转。D触发器的输出高电平正好是1 s，因此可以作为测频控制信号发生器TESTCTL的TSTEN端，用来控制计数。若在一定时间间隔T内测得一个周期性信号的重复变化次数N，则其频率可表示为f=N/T。因此，数字频率计测频率时的原理图如图1所示。其中脉冲形成电路的作用是将被测信号变成脉冲信号，其重复频率等于被测频率fx。时间基准信号发生器提供标准的脉冲信号，若其周期为1s，则门控电路的输出信号持续时间亦准确地等于1s。闸门电路由标准信号进行控制，当秒信号来到时，闸门开通，被测脉冲信号通过闸门送到计数译码显示电路。秒信号结束时闸门关闭，计数器停止计数。由于计数器记得的脉冲数是在秒时间内的累计数，所以被测频率f = N Hz。电路分析整体电路分析，数字频率计的工作过程是：被测信号fx经脉冲形成电路整形，变成如1所示脉冲波形，其周期T与被测信号的周期相同。实际电路输出标准时间信号2，设其高电平持续时间为1s，则计数器的计数时间就为1秒，计数器记得的脉冲数N（如3所示）就是被测信号的频率。逻辑控制单元的作用有两个：其一，产生清零脉冲4，使计数器每次从零开始计数；其二，产生锁存信号5，使显示器上的数字稳定不变。这些信号之间的时序关系所示。传统的测频原理是在一定的时间间隔内测某个周期信号的重复变化次数N，其频率可表示为f=N/T，其原理框图见图1-1。这种测量方式的精度随被测信号频率的变化而变化。当方波预置门控信号由低变为高电平时，经整形后的被测信号上升一沿启动D触发器，由D触发器的R端同时启动可控计数器CNT1和CNT2同时计数，当预置门为低电平时，随后而至的被测信号使可控计数器同时关闭。设FX为整形后的被测信号，FS为基准频率信号，若在一次预置门高电平脉宽时间内被测信号计数值为Nx,基准频率计数值为Ns，则有:频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则没测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。本文。数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器电子系统非常广泛的应用领域内，到处可见到处理离散信息的数字电路。数字电路制造工业的进步，使得系统设计人员能在更小的空间内实现更多的功能，从而提高系统可靠性和速度。集成电路的类型很多，从大的方面可以分为模拟电路和数字集成电路2大类。数字集成电路广泛用于计算机、控制与测量系统，以及其它电子设备中。一般说来，数字系统中运行的电信号，其大小往往并不改变，但在实践分布上却有着严格的要求，这是数字电路的一个特点。数字集成电路作为电子技术最重要的基础产品之一，已广泛地深入到各个应用领设计原理： 本次设计的数字频率计由四部分组成：时基电路、闸门电路、逻辑控制电路以及可控制的计数、译码、显示电路由555定时器,分级分频系统及门控制电路得到具有固定宽度T的方波脉冲做门控制信号,时间基准T称为闸门时间.宽度为T的方波脉冲控制闸门的一个输入端B.被测信号频率为fx,周期Tx.到闸门另一输入端A.当门控制电路的信号到来后,闸门开启,周期为Tx的信号脉冲和周期为T的门控制信号结束时过闸门,于输出端C产生脉冲信号到计数器,计数器开始工作,直到门控信号结束,闸门关闭.单稳1的暂态送入锁存器的使能端,锁存器将计数结果锁存,计数器停止计数并被单稳2暂态清零. (简单地说就是:在时基电路脉冲的上升沿到来时闸门开启,计数器开始计数,在同一脉冲的下降沿到来时,闸门关闭,计数器停止计数.同时,锁存器产生一个锁存信号输送到锁存器的使能端将结果锁存,并把锁存结果输送到译码器来控制七段显示器,这样就可以得到被测信号的数字显示的频率.而在锁存信号的下降沿到来时逻辑控制电路产生一个清零信号将计数器清零,为下一次测量做准备,实现了可重复使用,避免两次测量结果相加使结果产生错误.)若T=1s,计数器显示fx=N(T时间内的通过闸门信号脉冲个数)若T=0.1s,通过闸门脉冲个数位N时,fx=10N,(闸门时间为0.1s时通过闸门的脉冲个数).也就是说,被测信号的频率计算公式是fx=N/T.由此可见,闸门时间决定量程,可以通过闸门时基选择开关,选择T大一些,测量准确度就高一些,T小一些,则测量准确度就低.根据被测频率选择闸门时间来控制量程.被测信号频率通过计数锁存可直接从锁存信号波形比较如下：注：上面的波形为输入信号清零信号调试如下：注：上面的波形为输入信由调试波形可以看出设计的电路是正确的。需要说明的MONOSTAB是单稳态触发器，它有两个负跳沿触发输入和一个可作为禁止输入使用的正跳沿触发输入，它可提供互补的输出脉冲。 外部元件的接法：外接电容接在Cext和Rext两引脚之间；如用内接定时电阻，需将引脚Rint接Vcc；为了改善脉冲宽度的精度和重复性可在Cext和Rext/Cext之间接一外接电容。并将Rint开路。 适当选择定时元件。需出脉冲宽度可以变化于40ns和28s之间。如不接定时元件（Rint引脚接Vcc，而使Cext和Rext/Cext引脚开路），输出脉冲宽度一般可达30ns或35ns，可以作直接耦合触发复位信号使用。输出脉冲宽度可由如下关系式确定：tw=0.7Rt*Cext。3译码显示电路译码显示电路可由8段发光数码显示器BS201/202和输出高电平有效的译码器74LS48组成。74LS48的内部有升压电阻，因此可以直接与显示器相连接。为了使整数数值最前面的零不显示，将数码管显示器最高位的脉冲消隐输入接地，并将高位的脉冲消隐输出与低位的脉冲消隐输入相连，计数、锁存、译码显示电路本电路要求用4位数字显示，最高显示为9999。因此，超过9999就要求报警，即当千位达到9（即1001）时，如果百位上再来一个时钟脉冲（即进位脉冲），就可以利用此来控制2.2系统设计指标基于传统测频原理的频率计的测量精度将随被测信号频率的改变而改变，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个测频区域内保持恒定的测试精度。本系统设计的基本指标如下:(1)对于频率测试功能，测频范围为0. 1Hz-50MHz;对于测频精度，测频全域相对误差恒为百万分之一。(2)对于周期测试功能，信号测试范围与精度要求与测频功能相同。(3)对于脉宽测试功能，测试范围为0. 1 sls，测试精度为O.Olusa(4)对于占空比测试功能，测试精度为1%99%02.2分频电路的工作原理为了保证精度，进人单片机的信号频率应处于基本量程内。其基本量程定为0. 1 0. 2Hz，此时可保证7位数字的测量精度。若输人信号频率不对，则CPU控制分频器将待测频率进行分频。分频电路的核心是4040芯片，它将输入频率分别逐次进行2分频(从2-一2-iz) o如果输人频率的占空比不是5000，它将自动将其调整到5000。经过芯片4040分频后的频率，经过芯片4051和芯片4067两个多路选择开关输人单片机。4051与4067的作用是选通，山8155的PB口进行控制，将分频后的频率输人单片机。1051的A,B,C口和4067的A,C,n七刃习口，叹百刃崎5多口闰口分别接至8155的PBO-PB3。两个芯片的INH口是片选口，低电平时芯片输出选通，高电平时芯片输出呈高阻。4051的INH与8155的PB7口一起输人到一个与非门，即74LS04芯片，与非门的输出接至4067的INH。这样，两个芯片的片选便由8155的PB7口控制。当PB7为0时，选通4051，当PB7为1时，选通4067。分频器对输人的频率最大可进行24分频。当分频系数为1-24时，对应的频率段为0. 10. 2Hz,0. 2-0. 4Hz,0. 40. 8Hz, ,12MHz第三章 硬件电路设计3.1系统顶层电路设计等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大，用一般中小规模CPLD/FPGA芯片难以实现。因此，我们选择单片机和CPLD/FPGA的结合来实现。电路系统原理框图如图2-I所示，其中单片机完成整个测量电路的测试控制、数据处理和显示输出;CPLD/FPGA完成各种测试功能:键盘控制命令通过一片74LS165并入串出移位寄存器读入单片机，实现测频、测脉宽及测占空比等功能，单片机从CPLD/FPGA读回计数数据并进行运算，向显示电路输出测量结果:显示器电路采用七段LED动态显示，由8个芯片74LS164分别驱动数码管。普及型数字频率计电路如附图所示。它由放大整形电路、分频器、量程转换器、记数器、译码器、显示器、秒信号发生器、电源等部分组成。C1、C2、C3、R1、R2、R3、R4、R5及集成电路IC1组成放大整形电路，把被测信号的波形(正弦波、三角波、畸形波)统统变成方波脉冲。整形后的方波信号被送入由集成电路IC2、IC3、IC4组成的5级十分频电路。频率计量程可通过开关K1变换分频级数来改变。量程的第一挡为10Hz9.999kHz、第二挡为10kHz99.99kHz、第三挡为100kHz999.9kHz、第四挡为1.000MHz9.999MHz、第五挡为10MHz99.99MHz、第六挡为100MHz999.9MHz。分频后的信号经K1选择后送入BCD码计数器IC5的CP端(12脚)进行记数。IC5内部有个位、十位、百位十进制计数器，每一位都有一个四锁存器，通过IC5的脚LE控制端对计数结果进行锁存或传输：LE为高电平时锁存；LE为低电平时传送数据。系统的基本工作方式如下: (1) PO口是单片机与FPGA的数据传送通信口，P1口用于键盘扫描，实现各测试功能的转换;P2口为双向控制口。P3口为LED的串行显示控制口。系统设置5个功能键:占空比、脉宽、周期、频率和复位。(2)显示电路由8个数码管组成:7个LED数码管组成测量数据显示器，另一个独立的数码管用于状态显示。(3)测频标准频率50MHz信号由晶体振荡源电路提供。(4)待测信号经放大整形后输入CPLD/FPGA的TCLKo夸2.2测频模块的工作原理及设计3.1.1 CPLD的结构与功能介绍可编程逻辑器件是20世纪70年代发展起来的一种新型逻辑器件，它是大规模集成电路技术的飞速发展与计算机辅助设计、计算机辅助生产和计算机辅助测试相结合的一种产物，是现代数字电子系统向超高集成度、超低功耗、超小封装和专用化方向发展的重要基础。它的应用和发展不仅简化了电路设计，降低了成本，提高了系统的可靠性和保密性，而且给数字系统的设计方法带来了革命性的变化。该测频系统选用的CPLD器件是ALTERA公司所生产的MAX 7000系列中的EPM7128SLC84-15。它是在ALTERA公司的第二代MAX结构基础上，采用先进的氧化物半导体EEPROM技术制造的。可容纳各种各样、独立的组合逻辑和时序逻辑函数。可以快速而有效的重新编程，并保证可编程擦除100次。EPM7128SLC84-15包含128个宏单元，每16个宏单元组成一个逻辑阵列块，同时，每个宏单元有一个可编程的“与”阵和固定的“或”阵，以及一个具有独立可编程时钟、时钟使能、清除和置位功能的可配置触发器。图2-2是EPM7128SLC84-15的结构框图，其中逻辑阵列块(LAB)由16个宏单元(Macrocells)阵列组成，多个逻辑阵列块通过可编程互连阵列(PIA)互相连按;宏单元(Macrocells)由逻辑阵列、乘积项选择阵列和可编程寄存器等3个功能模块组成:可编程互连阵列(PIA)是一种可编程全局总线，连接着器件中的任何曰信号起源和信号目的地，使信号可以通过整个器件，且PIA消除了信号之间的时间偏移，有固定的延时，使时间性能容易预测;I/0控制块(I/0 Control Block)允许每一个I/0管脚可以被单独的配置为输入、输出、双向管脚，且所有工/0引脚都有一个三态缓冲器。该频率计共有四位LED显示屏，其中低三位采用动态扫描显示。IC5内部有扫描振荡器、扫描器和3路转换器。数据并行输出端Q0(脚)、Q1端(脚)、Q2(脚)、Q3(脚)受扫描器的控制，分时输出个、十、百三位的并行数据。IC5的扫描输出端脚、脚、15脚分别接数码管个、十、百位的阴极开关管(三极管VT3、VT2、VT1)的基极，使其周期性地轮流导通，使相应的位显示数据。每一位按50次/秒的转换速度显示，以消除闪烁现象。IC6是一块BCD码锁存/七段译码/驱动集成电路，它的数码输入端、脚分别接IC5输出端的、脚，译码后7个输出端分别接LED显示屏的7个端子，三位数码管的同名段连在一起，而阴极受扫描器控制，周期性轮流接地。为了实现四位显示(而不是三位半)，千位的数码管由IC8单独译码、驱动。IC7是一片串入/并出的十进制计数器，其输出端与IC8的输入端对应。IC7输入端脚接IC5的溢出端14脚。当电路计数值由999升到1000时，个、十、百三位显示为0，IC5的14脚输出一个正脉冲，此脉冲做为千位的记数器IC7的CP输入(脚)。千位的译码器IC8的锁存控制端脚与IC5的锁存控制端脚连在一起接闸门脉冲发生器。频率计采用的单位时间为1秒。由IC9、IC10、IC11、J1等组成的秒脉冲发生器产生秒信号，秒信号的准确度直接影响频率计的精度。该频率计采用石英晶体稳频，J1为32768Hz的晶振，接于IC11的11、脚产生稳定的频率。此频率再经IC11内部的14级二分频，得到2Hz的的脉冲，从脚输出，再经过双稳态触发器IC10二分频得到1Hz的秒信号。此秒信号脉冲经IC9单稳态触发器和反相器，使IC5锁存控制端脚适时地得到一个负脉冲和一个清零正脉冲，送到IC5的13脚及IC7的15脚，每秒钟复位一次，R6R12和R13R19为显示器的段电流限流电阻，一般取220300。电源采用5W220V变双10V变压器，D1、D2接成全波整流电路，再经IC12三端稳压器7805变成稳压的5V电源，供各集成电路及显示器用。C11、C12为滤波电容。调整及使该频率计装配完之后，分别输入100kHz、1MHz、10MHz的标准信号，微调C8，使显示屏正好符合标准数值。使用时，该频率计输入信号幅度为50mV3V，如果被测信号电压太高，需经电阻分压后再输入。另外，如果被测信号波形失真太大，如多次谐波，经放大整形后会显示谐波频率值；还有的信号是脉冲串(间歇脉冲组)，这类波形应用同步示波器测量。当信号频率超过100MHz时，引线要短，要使用75阻抗负载，Vpp应75mV，否则易被干扰，读数不准。输入信号幅度不应大于5Vpp，以免损坏内部电路。（国治）3.1.2 CPLD测频专用模块逻辑设计利用VHDL设计的测频模块逻辑结构如图2-3所示:其中有关的接口信号规定如下: (I) TF(P2.7):TF=0时等精度测频;TF=1时测脉宽。 (2) CLR/TRIG (P2. 6):当TF=0时系统全清零功能;当TF=1时CLRTRIG的上跳沿将启动CNT2，进行脉宽测试计数。 (3) ENDD (P2. 4):脉宽计数结束状态信号，ENDD=1计数结束。 (4) CHOICE (P3. 2):自校/测频选择，CHOICE=1测频;CHOICE=0自校。 (5) START (P2. 5):当TF=0时，作为预置门闸，门宽可通过键盘由单片机控制，START=I时预置门开;当TF=1时，START有第二功能，此时，当START=0时测负脉宽，当START=1时测正脉宽。利用此功能可分别获得脉宽和占空比数据。 (6) FEND (P2. 3):等精度测频计数结束状态信号，EEND=0时计数结束。 (7) SEL f 2. . 07 (P2. 2, P2. 1, P2. 0):计数值读出选通控制。1.测频/测周期的实现 (1)令TF=0，选择等精度测频，然后在CONTRL的CLR端加一正脉冲信号以完成测试电路状态的初始化。(2)由预置门控信号将CONTRL的START端置高电平，预置门开始定时，此时由被测信号的上沿打开计数器CNT1进行计数，同时使标准频率信号进入计数器CNT2o(3)预置门定时结束信号把CONTRL的START端置为低电平(由单片机来完成)，在被测信号的下一个脉冲的上沿到来时，CNT1停止计数，同时关断CNT2对fs的计数。(4)计数结束后，CONTRL的EEND端将输出低电平来指示测量计数结束，单片机得到此信号后，即可利用ADRC (P2. 2) , ADRB (P2. 1) , ADRA (P2. 0)分别读回CNTI和CNT2的计数值，并根据等精度测量公式进行运算，计算出被测信号的频率或周期值。2.控制部件设计如图2-4所示，当D触发器的输入端START为高电平时，若FIN端来一个上升沿，则Q端变为高电平，导通FIN-CLK1和FSD-CLK2，同时EEND被置为高电平作为标志;当D触发器的输入端START为低电平时，若FIN端输入一个脉冲上沿，则FIN-CLK1与FSD-CLK2的信号通道被切断。3.计数部件设计图2-3中的计数器CNT1/CNT2是32位二进制计数器，通过DSEL模块的控制，单片机可分4次将其32位数据全部读出。4.脉冲宽度测量和占空比测量模块设计根据上述脉宽测量原理，设计如图2-5(CONTRL2)所示的电路原理示意图。 测量脉冲宽度的工作步骤如下:(1)向CONTRL2的CLR端送一个脉冲以便进行电路的工作状态初始化。(2)将GATE的CNL端置高电平，表示开始脉冲宽度测量，这时CNT2的输入信号为FSDo(3)在被测脉冲的上沿到来时，CONTRL2的PUL端输出高电平，标准频率信号进入计数器CNT2a(4)在被测脉冲的下沿到来时，CONTRL2的PUL端输出低电平，计数器CNT2被关断。 (5)由单片机读出计数器CNT2的结果，并通过上述测量原理公式计算出脉冲宽度。CONTRL2子模块的主要特点是:电路的设计保证了只有CONTRL2被初始化后才能工作，否则PUL输出始终为零。只有在先检测到上沿后PUL才为高电平，然后在检测到下沿时，PUL输出为低电平;ENDD输出高电平以便通知单片机测量计数已经结束;如果先检测到下沿，PUL并无变化;在检测到上沿并紧接一个下沿后，CONTRL2不再发生变化直到下一个初始化信号到来。占空比的测量方法是通过测量脉冲宽度记录CNT2的计数值Nl，然后将输入信号反相，再测量脉冲宽度，测得CNT2计数值N2则可以计算出:3.2单片机主控模块3.2.1 AT89C51单片机性能 AT89C51是一个内含4K字节可编程可擦除的快闪存储器(Flash Memory)和128个字节RAM。低电压，高性能CMOS结构的8位单片机。采用ATN工EL高密度非易失存储器制造技术制造，与工业标准的MCS-51指令集和输出管脚相兼容。由于将多功能8位CPU和快闪存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微控制器，为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。 (1) AT89C51的主要特性如下: 与MCS-51兼容 .4K字节可编程快闪存储器 .寿命:1000次写/擦 .数据保留时间:十年 .128*8位内部RAM .32可编程I/0线 .两个16位定时器/计数器 .五个中断源 .可编程串行通道 .低功耗的闲置和掉电模式 .片内振荡器和时钟电路(2)其管脚的具体说明如下:PO口:PO口为一个8位漏级开路双向工/0口，每个引脚可驱动8个TTL门。当P1口的管脚输入数据时，应先把口置1。作为外部地址/数据总线使用时，用于传送8位数据和低8位地址。在快闪编程时，PO口输入，当快闪进行校验时，PO口输出，此时P外部必须被拉至高电平。Pl口:P1口是一个内部提供上拉电阻的8位双向I/0口，P1口缓冲器能驱动4个TTL门。P1口管脚写入1后，被内部上拉为高，可用作输入。P2口:P2口是一个内部提供上拉电阻的8位双向I/0口，P2口缓冲器可驱动4个TTLi7，当P2口被写1时，其管脚被内部上拉电阻拉高，作为输入。P2口当用作外部程序存储器或外部数据存储器进行存取时，P2口输出16位地址的高八位。P3口:P3口管脚是八个带内部上拉电阻的双向1/0口，可驱动4个TTL门。当P3口写入后，被内部上拉为高电平，并用作输入。P3口也可作为AT89C51的一些特殊功能口，如下表所示:管脚备选功能P3. 0 RXD(串行输入口)P3. 1 TYD(串行输出口)P3.2 /INTO(外部中断0) P3.3 /INTI(外部中断I)P3. 4 TO(计时器0外部输入)P3. 4 TI计时器1外部输入)P3. 6/WR(外部数据存储器写选通)P3. 7 /RD(外部数据存储器读选通)P3口同时为快闪编程和编程校验接收一些控制信号。3.2.2单片机控制电路单片机测频控制电路如图2-7所示，由单片机完成整个测量电路的测试控制、数据处理和显示输出，CPLD完成各种测试功能。(1由于CPLD在对频率进行计数时，采用32位二进制计数器，8位数据总线的单片机分四次将32位数据全部读出。利用AT89C51的PO口读计数器COUNT输出B，准频率信号的值，P2口读计数器COUNT输出B15. . 8)被测信号的值。被读出的四组8位数据通过AT89C51的SSO, SS1地址编码选择。由P1口输出控制。 (2) CS:由单片机的P1. 0口控制。CS=0时，等精度测频;CS=1时，测脉宽。 (3) CLR:系统全清零功能。 (4) ED2:脉宽计数结束状态信号，ED2=1计数结束。 (5) AS:自校和测频选择。AS=1测频，AS=0自校。 (6) STROBE:为预门闸，门宽可通过键盘由单片机控制，STROBE=1时，预置门打开:STROBE=0时，预置门关闭。 (7) EDl:测频计数结束状态信号，ED1=0时计数结束。 (8) SSO, SSI:计数位读出选通控制。若令SS= SS 1, SSO，则当SS=0. 1, 2, 3时可从PO口和P2口由低8位至高8位分别读出两组4个8位计数值。 (9) FS为标准频率信号输入，此频率来源于501-Iz的有源晶振。 (10) FX为被测信号输入，此信号是经过限幅整形电路后的信号。 (11) FC为自校频率，取自单片机的外接晶振。3.3外围电路设计键盘接口电路键盘接口电路如图2-8所示。键盘控制命令由并入串出移位寄存器74LS165读入当某一键盘按下时，该线为低电平，在单片机主程序中置P3. 2为0，将键值置入，然后再将P3. 2与P3. 5口置 1，将键盘值读入单片机，从而实现对键盘动态扫描，实时将键盘命令交单片机处理。显示电路，图2-9中，AT89C51以串行通信方式0，即同步移位寄存器方式通过P3. 0, P3. 1实现显示码传送，8个共阳极数码管由8片串入并出74LS164驱动，由于74LS16芯片输出低电平时具有8MA的灌电流能力，在静态显示方式下足以保证显示亮度。因为74LS164输出没有锁存功能，因此，在传送信号时输出端数码怜会有瞬间闪烁，但由于系统采用12MHz晶振。传送波特率高达1M，且一次发送数据很少，故闪烁并不明显。P3. 4用于键盘和显示电路的切换选通。另外，由于键盘和显示电路共享单片机的串行口，在每次显示前，程序必须将P3. 2置0，将74LS165的输出置1，才能保证P3. 0口正确传送显示数据。整个电路的供电电源如图2-10所示，220V交流电经变压、整流、滤波后，由一片78L05三端稳压器向系统提供+5V电压信号。其它电路，单片机的时钟电路由12MHz的晶振提供。CPLD的标准频率信号由50MHz的有源晶振提供。自校输入信号取自单片机的12MHz晶振。被测信号经过放大整形电路调理后输入。第四章 软件设计4.1 Quartus II概述Quartus II是Altera提供的FPGA/CPLD开发集成环境，Altera是世界最大可编程逻辑器件供应商之一。Quartus II在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX十plus II的更新换代产品，其界面友好，使用便捷。在Quartus II上可以完成FPGA开发的整个流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。Altera的Quartus II提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统(SOPC)设计的综合性环境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成综合环境。Quartus II设计工具完全支持VHDL, Verilog的设计流程，其内部嵌有VHDL, Verilog逻辑综合器。Quartus II也可以利用第三方的综合工具，如