S3C2440 PLL设置详解总结版.doc

此文档收集于网络，如有侵权，请联系网站删除S3C2440 PLL设置详解-总结 樊景柱 20130326CPU上电几毫秒后，晶振输出稳定，FCLK=Fin（晶振频率），CPU开始执行指令。但实际上，FCLK可以高于Fin，为了提高系统时钟，需要用软件来启用PLL。这就需要设置CLKDIVN，MPLLCON，UPLLCON这3个寄存器。 CLKDIVN寄存器用于设置FCLK，HCLK，PCLK三者的比例 ，MPLLCON用于设置主频FCLK，UPLLCON用于设置USB时钟UCLK。S3C2440A PLL源有两个,一个是MPLL,另一个是UPLL. MPLL用于CPU用外设,UPLL只用于USB. ，包括CPU的FCLK，AHB总线外设的HCLK以及APB总线外设的PCLK。S3C2440A包含两个锁相环（PLL）：MPLL提供给FCLK、HCLK和PCLK，UPLL专用于USB模块（48MHz）。时钟控制逻辑可以不使用PLL来减慢时钟，并且可以由软件连接或断开各外设模块的时钟，以降低功耗。 S3C2440A的主时钟源由外部时钟（EXTCLK）或者外部晶振（XTIPll）提供，输入时钟源由模式控制引脚OM3和OM2控制选择，在复位信号的上升沿参考OM3和OM2的引脚将OM3:2的状态在内部锁定，如图1所示图1 引导启动时的时钟源选择选择不同输入时钟源时连接方式如图2所示：图2 时钟连接参考通过在片内集成的2个锁相环：MPLL和UPLL，可对输入的Fin=12MHz的晶振频率进行倍频。S3C2440使用了三个倍频因子MDIV、PDIV和SDIV来设置倍频，通过寄存器MPLLCON和UPLLCON可分别设置各自的倍频因子。其中MPLLCON寄存器用于设置处理器内核时钟主频FCLK，其输入输出频率间的关系为 FCLK=MPLL=(2*m*Fin)/(p*2s)其中m=(MDIV+8), p=(PDIV+2), s=SDIV。其中UPLLCON寄存器用于产生48MHz或96MHz，提供USB时钟（UCLK），其输入输出频率间的关系为UCLK=UPLL=(m * Fin) / (p * 2s)其中m=(MDIV+8), p=(PDIV+2), s=SDIV。手工计算相对复杂些，我们可以根据欲得到的主频FCLK大小，直接通过查表来获知各倍频因子的设置参数，详见。S3C2440的数据手册中提供了一个表格来查询各个输出频率和输入频率所对应的MPLLCON或者UPLLCON中参数m、p和s的值，使用的时候最好只使用该表格中推荐的数值。图3 PLL真值表通过图3的真值表，我们可以得到如果输入时钟为12MHz，输出时钟FCLK为405MHz，可以选择MDIV为127，PDIV为2，SDIV为1。输出48MHz和96MHz是UPLLCON使用的。除了可设置内核时钟FCLK，还需要设置AHB总线设备使用的HCLK和APB总线设备使用的PCLK。通过CLKDIVN和CAMDIVN这两个寄存器可设置三者的分频关系，如图4 为CLKDIVN的说明，可以通过设置CLKDIVN和CAMDIVN的相关位来设置这三个时钟。图4 FCLK、HCLK和PCLK关系具体可参观数据手册中对此的说明。即若主频FLCK是400MHz，如果按照1:4:8的设置，可以先设置CLKDIVN