基于FPGA的数字电路设计与实现之三 PPT课件

基于FPGA的数字电路设计与实现第三课 模块间的互相调用实现复杂功能 卢有最简单的顶层模块 新建一个工程 将上一节的代码加入进来为了让顶层的模块可以使用我们开发的模块 首先需要将模块生成元件 选中我们开发的模块文件 使用CreateSchematicSymbol来生成元件 2 最简单的顶层模块 新建一个原理图文件 然后按页框Symbols 3 最简单的顶层模块 将这个元件加入到我们的原理图中来 我们可以对该元件东功能稍作修改 修改后的代码为 moduleBCDDEMO seg dig clock data seg段选 dig位选 clock时钟inputclock input 3 0 data 要显示的内容output 7 0 seg 数码管段码输出output 3 0 dig 数码管位码输出reg 7 0 rseg 数码管段码输出寄存器reg 3 0 rdig 数码管位码输出寄存器reg 3 0 disp dat 显示数据寄存器reg 30 0 count 定义计数寄存器 4 最简单的顶层模块 assignseg rseg assigndig rdig always posedgeclock begincount count 1 b1 disp dat data endalways count 10 begincase count 11 10 2 h0 rdig 4 b1110 显示第一个数码管 低电平有效2 h1 rdig 4 b1101 显示第二个数码管 低电平有效2 h2 rdig 4 b1011 显示第三个数码管 低电平有效2 h3 rdig 4 b0111 显示第四个数码管 低电平有效endcaseend 卢有亮2014 5 最简单的顶层模块 always count 26 begincase disp dat 4 h0 rseg 8 hc0 显示 0 4 h1 rseg 8 hf9 显示 1 4 h2 rseg 8 ha4 显示 2 4 h3 rseg 8 hb0 显示 3 4 h4 rseg 8 h99 显示 4 4 h5 rseg 8 h92 显示 5 4 h6 rseg 8 h82 显示 6 卢有亮2014 4 h7 rseg 8 hf8 显示 7 4 h8 rseg 8 h80 显示 8 4 h9 rseg 8 h90 显示 9 4 ha rseg 8 h88 显示 a 4 hb rseg 8 h83 显示 b 4 hc rseg 8 hc6 显示 c 4 hd rseg 8 ha1 显示 d 4 he rseg 8 h86 显示 e 4 hf rseg 8 h8e 显示 f endcaseendendmodule 6 最简单的顶层模块 卢有亮2014 添加的IOMarker 添加后改名字 然后修改UCF 我们让数码管都显示SW3 SW0四位拨码开关的值0 F 7 最简单的顶层模块 卢有亮2014 在原来UCF的基础上增加以下4行NET dispdata LOC B4 Bank 3 Signalname SW3NET dispdata LOC K3 Bank 3 Signalname SW2NET dispdata LOC L3 Bank 3 Signalname SW1NET dispdata LOC P11 Bank 2 Signalname SW0 8 实验 按上述步骤完成开发下载到实验板观察七段数码管的变化 卢有亮2014 9 独立设计 卢有亮2014 现在学会了使用原理图和模块 增强的设计 四个数码管SW7 SW6表示数A SW5 SW4表示数