超前进位加法器设计doc.doc

湖南师范大学职业技术学院（工学院）实验数据报告单实验课程：计算机组成原理 实验题目：超前进位加法器设计 实验日期： 2011年 10 月 25 日 专业：计算机科学与技术 年级：09级 班级:04班 姓名：涂小康 学号：2009180414 一实验目的（1） 掌握超前进位加法器的原理及其设计方法。（2） 熟悉CPLD应用设计及EMA软件的使用。二实验内容（1） 设计电路原理图.（2） 了解加法器的工作原理，掌握超前进位产生电路的设计方法.（3） 正确将电路原理图下载到试验箱中.（4） 正确通过实验箱连线实现4位二进制数的相加并得到正确结果三.实验原理加法器是执行二进制加法运算的逻辑部件，也是CPU运算器的基本逻辑部件（减法可以通过补码相加来实现）。加法器又分半加器和全加器，不考虑低位的进位，只考虑两个二进制数相加，得到和以及向高位进位的加法器叫半加器，而全加器是在半加器的基础上又考虑了低位进来的进位信号。串行加法器运算速度慢，其根本原因是每一位的结果就要依赖于低位的进位，因而可以通过并行进位的方式来提高效率。只要能设计出专门的电路，使得每一位的进位能够并行地产生而与低位的运算情况无关，就能解决这个问题。可以对加法器进位的逻辑表达式做进一步的推导： Co=0Ci+1=AiBi+AiCi+BiCi=AiBi+(Ai+Bi)Ci设Gi=AiBiPi=Ai+Bi则有：Ci+1=gi+piCi=gi+pi(gi-1+pi-1Ci-1)=gi+pi(gi-1+pi-1(gi-2+pi-2Ci-2)=gi+pigi-1+pipi-1gi-2+pipi-1 p1p0+pipi-1p1p0C0由于gi、pi只和Ai、Bi有关，这样Ci=1就只和Ai、Ai-1、A0，Bi、Bi-1、B0及C0有关。所以各位的进位Ci、Ci-1、C1就可以并行产生，这种进位就叫超前进位。根据上面的推导，随着加法器位数的增加，越是高位的进位逻辑电路就会越复杂，逻辑器件使用也就越多。事实上我们可以继续推导进位的逻辑表达式，使得某些基本逻辑单元能够复用，且能照顾到进位位的并行产生。定义：Gi,j=gi+Pigi-1+pipi-1gi-2+pipi-1pj+1gj Pi,j=pipi-1pj+1pj则有 Gi,j=gi Pi,j=pi Gi,j=Gi,k+Pi,kGk-1,j Pi,j=Pi,kPk-1,j Ci+1=Gi,j+Pi,jCj从而可以得到表1-1-2所示的算法，该算法为超前进位算法的扩展的算法，这里实现的是8位加法器的算法。G1,0=g1+p1g0P1,0=p1p0G3,0=G3,2+P3,2g1,0P3,0=P3,2P1,0G7,0=G7,4+P7,4G3,0P7,0=P7,4P3,0G3,2=g3+p3g2P3,2=p3p2G5,1=g5+p5g4P5,4=p5p4G7,4=G7,6+P7,6G5,4P7,4=P7,6P5,4G7,6=g7+p7g6P7,6=p7g6C8=g7,0+P7,0C0 表1-1-2 超前进位扩展算法图1全加器逻辑电路图本算法的核心思想是把8位加法器分成两个4位加法器，先求出低4位加法器的各个进位，特别是向向4位加法器的进位C4然后，高4位加法器把C4作为初始进位，使用低4位加法器相同的方法来完成计算。每一个4位加法器在计算时，又分成了两个2位的加法器。如此递归。四.实验结果与分析 1、输入:00100000 00110000结果:010100002、输入:10100001 01100001结果:100000010两次输入皆是以CON单元SD17SK10八个二进制开关为被加数A，SD07SD00八个二进制开关为加数B,K7用来模拟来自低位的进位信号，相加的结果在CPLD单元的L7L0八个LED灯显示，相加后向高位进位用CPLD单元的L8灯显示。分析：能过这次验，让我对实验的仪器有了更深一步的认识和了