LVDS信号原理和设计 信号介绍传输组成 技术在数字视频传输系统中的应用.doc

LVDS信号原理和设计：LVDS信号传输一般由三部分组成：差分信号发送器，差分信号互联器，差分信号接收器。差分信号发送器：将非平衡传输的TTL信号转换成平衡传输的LVDS信号。LVDS信号介绍： LVDS：Low Voltage Differential Signaling，低电压差分信号。LVDS传输支持速率一般在155Mbps（大约为77MHZ）以上。LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。IEEE在两个标准中对LVDS信号进行了定义。ANSI/TIA/EIA-644中，推荐最大速率为655Mbps，理论极限速率为1.923Mbps。LVDS信号传输组成：LVDS信号传输一般由三部分组成：差分信号发送器，差分信号互联器，差分信号接收器。差分信号发送器：将非平衡传输的TTL信号转换成平衡传输的LVDS信号。通常由一个IC来完成，如：DS90C031差分信号接收器：将平衡传输的LVDS信号转换成非平衡传输的TTL信号。通常由一个IC来完成，如：DS90C032差分信号互联器：包括联接线（电缆或者PCB走线），终端匹配电阻。按照IEEE规定，电阻为100欧。我们通常选择为100，120欧。LVDS信号电平特性：LVDS物理接口使用1.2V偏置电压作为基准，提供大约400mV摆幅。LVDS驱动器由一个驱动差分线对的电流源组成（通常电流为3.5mA），LVDS接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过100的匹配电阻，并在接收器的输入端产生大约350mV 的电压。电流源为恒流特性，终端电阻在100120欧姆之间，则电压摆动幅度为：3.5mA * 100 = 350mV ；3.5mA * 120 = 420mV 。由逻辑“0”电平变化到逻辑“1”电平是需要时间的。由于LVDS信号物理电平变化在0。851。55V之间，其由逻辑“0”电平到逻辑“1”电平变化的时间比TTL电平要快得多，所以LVDS更适合用来传输高速变化信号。其低压特点，功耗也低。采用低压技术适应高速变化信号，在微电子设计中的例子很多，如：FPGA芯片的内核供电电压为2。5V或1.8V；PC机的CPU内核电压，PIII800EB为1.8V；数据传输领域中很多功能芯片都采用低电压技术。差分信号抗噪特性：从差分信号传输线路上可以看出，若是理想状况，线路没有干扰时，在发送侧，可以形象理解为：IN= IN+ - IN-在接收侧，可以理解为：OUT= IN+ - IN- = IN所以：在实际线路传输中，线路存在干扰，并且同时出现在差分线对上，在发送侧，仍然是：线路传输干扰同时存在于差分对上，假设干扰为q，则接收则：OUT=（IN+）+q - （IN-）+ q= IN+ - IN- = OUT= IN噪声被抑止掉。上述可以形象理解差分方式抑止噪声的能力。在实际芯片中，是在噪声容限内，采用“比较”及“量化”来处理的。LVDS接收器可以承受至少1V的驱动器与接收器之间的地的电压变化。由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器偏置电压以及轻度耦合到的噪声之和，在接收器的输入端相对于接收器的地是共模电压。这个共模范围是：+0.2V+2.2V。建议接收器的输入电压范围为：0V+2.4V。抑止共模噪声是DS（差分信号）的共同特性，如RS485，RS422电平，采用差分平衡传输，由于其电平幅度大，更不容易受干扰，适合工业现场不太恶劣环境下通讯。LVDS技术在数字视频传输系统中的应用：随着高分辨率、远距离数字视频传输的需求急剧增加，LVDS技术以其高速传输能力、低噪声干扰、集成能力强、低成本、低功耗等特点，必将具有广阔的应用前景。文中设计的基于LVDS技术的视频传输系统，实现了数字视频的实时远距离传输，方案通用性和可扩展性强，可应用到更高帧频和分辨率的视频传输系统，也可应用到多路视频传输系统，满足数字视频传输的工程应用要求。 随着信息技术的发展，多媒体、虚拟现实以及网络技术对数字视频信号的带宽要求越来越大，数据传输的需求急剧增加。包含丰富信息量的视频图像传输技术倍受关注。传统的视频传输方法在速度、噪声、EMIEMC、功耗、成本等方面存在很大的局限性。因此，采用新的IO接口技术来解决视频图像传输问题显得日益突出。低电压差分信号传输技术简称LVDS(Low Voltage Differential Signal)技术具有高速、低成本的特性为解决视频传输这一瓶颈问题提供了可能。LVDS技术核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，远距离信号传输。具有低功耗、低误码率、低串扰和低辐射等特点。其传输介质可以是铜质的PCB连线，也可以是平衡电缆。LVDS技术是种低摆幅的通用I0标准，其低摆幅和低电流驱动输出实现低噪声和低功耗，解决物理层点对点传输的瓶颈问题，满足数据高速传输的要求。将LVDS技术应用到数字视频传输系统中，通过合理的方案设计使系统能满足图像数据实时、稳定、高速传输的要求。1 数字视频传输系统硬件设计数字视频传输系统由发送单元和接收单元组成，其功能组成框图见图1。发送单元主要由FPGA、AD转换器、串行器和信号预加重缓冲器组成，主要完成模拟视频信号数字化和数字图像信息串行经驱动后发送给接收单元。接收单元主要由LVDS均衡器、解串器和DA组成，主要完成串行差分信号的解串，恢复成并行的数字信号信息，并将解串后的信号经DA转换为模拟视频信号。11 FPGA(现场可编程门阵列)方案采用Actel公司推出的第二代基于Flash(闪存)的可编程器件ProASIC Plus系列中的APAl50。该系列器件具ASIC(专用集成电路)的性能和FPGA的灵活性于一身，具有150 000个系统门逻辑单元为6 144个，内嵌36 Kb的双端口SRAM和2个锁相环(PLL)内核，支持33 V、32 bit、50 MHz的PCI总线，系统外部性能达150 MHz，具有高密度、低功耗、非易失及可重复编程等特点。因为ProASIC Plus系列FPGA基于Fla-sh技术，利用Flash开关保存内部逻辑，因此不需要另外的器件。由于不需要上电配置过程，因此具备上电就立即工作的特点。另外高度保密，使用者可编程设置多位密钥以阻止外界自行读取或更改器件的配置。方案中利用APAl50主要实现逻辑控制、AD采样控制、数字图像增强等功能。12 LVDS接口电路设计LVDS接口电路由串行解串器、预加重器和均衡器等组成，主要负责LVDS信号的转换和传输，是整个系统设计的关键。图2是系统LVDS接口电路连接图，其中串行器DS92LV18将FPGA输出的图像数据和有关图像的时钟和同步信号等并行信号转换为串行LVDS信号输出，经DS25BRl20接口器件预加重后，传输给接收单元的均衡器器件DS25BRll0，均衡后的LVDS信号再通过解串器DS92LV18恢复成并行信号送DA转换器进行数模转换。121 串行解串器串行器和解串器采用18位高性能串行解串器DS92LV18，其主要性能特点：时钟频率1566 MHz，可支持0271188 Gbs的有效载荷；收发一体设计，内置发射接收数字锁相环，提供帧同步、帧检测、时钟恢复功能；具有“即插即用”的同步操作能力，带电插接时无需系统干预。DS92LV18在系统的发送单元中主要是将数字图像数据、时钟和同步等信号由并行转为串行的LVDS信号，在接收单元中主要将串行的LVDS信号数据解串恢复成并行的图像数据、时钟和同步信号。图3为DS92LVl8的结构简图。DS92LVl8的引脚配置如下：DIN0：17：18位并行LVTTLLVCOMS输入数据信号；TCLK：编码时钟，当编码器工作时，该时钟信号经编码锁相环20倍频后将DIN0：17和TCLK编码成20位串行数据信号，以LVDS标准电平信号从D0+和DO-输出，应用中要求与解码时钟REFCLK同频率，2个时钟频率偏差不能超过5；SYNC：编码器工作控制信号，当编码器和解码器工作时，置低电平；TPWDN、DEN：编码器工作控制信号，当编码器工作时，置高电平；当解码器工作时，置低电平；RPWDN、REN：解码器工作控制信号，当解码器工作时，置高电平：当编码器工作时，置低电平；RIN+、RIN-：解码器输入串行LVDS信号；ROUTO：17：解码器输出的18位并行LVTTL信号；RCLK：解码器输出时钟，当解码器正常工作时，该时钟与输入的解码时钟REFCLK同频率；LOCK：解码器工作状态指示信号，当解码器工作不正常时，该信号为高电平，通过检测该信号可以测出系统传输的误码率；LINE_LE、LOCAL_LE：回馈信号，可以用于器件工作状态检测，实际应用中置低电平；AVDD：模拟供电电源，33V供电；AGND：模拟地；DVDD：数字供电电源，33V供电；DGND：数字地；PVDD：锁相环供电电源，33V供电；PGND：锁相环地。122 缓冲器和均衡器虽然LVDS串行解串器可以驱动连接电缆，但电缆的长度受到一定的限制，一般不超过几米。由于本系统需要长距离传送数据，因此为了解决长距离传送的设计问题，考虑在发送单元和接收单元的高速串行数字信号进行预加重和均衡。预加重功能不但可为高频电缆的损耗提供补偿，而且也可加强电缆及背板的数据传送能力，使系统可以支持更长距离的传送。均衡器的功能是对信道损失进行补偿并滤除噪声，使电缆传来的串行数字信号可以重新恢复其原有强度。 采用单通道LVDS缓冲器DS25BRl20和DS25BRll0，即使传输速度高达3125Gbs，仍可确保信号完整无缺。DS25BRl20和DS25BRllO的结构简图如图4和图5所示，其中DS25BRl20具有四级传输预加重功能，可通过设置PE0、PEl选择不同的预加重等级；DS25BRll0具有四级接收均衡功能，可通过设置EQ0、EQl选择不同的均衡等级。这两款器件均内置有100的输入输出终端匹配电阻，因此可直接与串行解串器DS92LVl8输出和输入端相连，不必考虑外接匹配电阻的问题，减少了外围器件的数量，简化了PCB布线。2 数字视频传输系统的实现在本系统中，传输的数字图像分辨率为512x256x10 bit，编码时钟和解码时钟均选用40 MHz。在设计过程中，发送单元和接收单元均为4层板，从顶层到底层分为LVDS信号层、地层、电源层、TTL信号层，采用屏蔽双绞线电缆相连。LVDS信号不仅是差分信号，也是高速数字信号，因此在进行含有LVDS信号的PCB设计时，如何实现阻抗匹配，以防止信号在传输线终端产生反射是非常重要的。否则，由差分阻抗的不匹配产生的反射不仅会减弱信号，还会增加共模噪声，从而产生电磁辐射。因此布线时应注意：1)LVDS缓冲器DS25BRl20和均衡器DS25BRllO应尽可能地靠近DS92LV18输出和输入端；2)差分线对的长度相互匹配，差分线对内两条线之间的距离应尽可能短且两条差分线之间的距离应尽可能保持一致，以避免差分阻抗的不连续性：3)LVDS信号走线应尽量短而直，需拐弯时应走圆弧或45折线，并尽量减少过孔。4)使用分布式的多个电容来旁路LVDS设备，表贴电容尽可能靠近电源地层引脚放置。对于DS92LVl8，若PVDD(锁相环供电电源)与AVDD、DVDD没有隔离使用同一个电源时，则应贴近每一个PVDD引脚旁放一型(CRC或CLC)滤波器进行滤波。经过实验，该数字视频传输系统在数据传输时解串出的数据无误码，解串出的时钟和行场等同步信号与原信号相比有极小的相位延迟，恢复的图像清晰无干扰，实现了视频图像的实时传输，满足工程应用要求。如果接收板解串的图像需要进行后续的图像处理，则建议在接收板的解串器后增加一片FPGA，将解