soc的fpga验证.doc

摘要：阐述了片上系统（SoC）设计的发展情况和现场可编程门阵列（FPGA）的独特优势，为基于龙芯I号处理器IP核的SoC设计了FPGA验证平台，并介绍了怎样利用该平台进行软硬件协同设计、SoC系统移植、IP核验证和运行实时操作系统。片上系统SoC（Sytem。n Chip），即是将整个系统集成在单个的芯片上。与传统的板级电路不同，SoC集成的完整系统一般包括系统级芯片控制逻辑模块、微处理器微控制器CPU内核模块、数字信号处理器（DSP）模块、嵌入的存储器模块、与外部进行通信的接口模块、含有ADCDAC的模拟前端模块、电源和功耗管理模块，是一个具各特定功能、服务于特定市场的软件和硅集成电路的混合体（如U LAN基带芯片、便携式多媒体芯片、DVD播放机解码芯片等）。在SoC的设计总时间中，系统验证的时间约占70以上。为缩短SoC的设计时间、提高设计质量，需要对验证技术进行研究开发。软硬件协同验证方法与传统的数字系统仿真验证方法不同，软硬件协同仿真验证是针对软件和硬件系统模块进行的混合模拟仿真剑。目前大多数公司提供的开发验证系统（开发板）存在两个不足：一是开发板的性能、规模难以根据特定的设计需求灵活、自由地调节；二是开发板的功能大多数只能进行软件代码的调试，即使ARM公司提供的开发平台也只能调试部分硬件。而现场可编程门阵列（FPGA）作为集成电路设计技术的第三次重大进步的重要标志，可以使RTL综合的结果直接运行在SoC芯片上，重用性及现汤灵活性较好。因此，本文利用Altera公司的FPGA开发工具对皋于国产龙芯I号处理器IP核的SoC芯片进行ASIC流片前的系统验证，全实时方式运行协同设计所产生的硬件代码和软件代码，构建一个可独立运行、可现场监测的验证平台。1、基于龙芯I号处理器IP核SoC芯片龙芯I号CPU IP核是兼顾通用及嵌人CPU特点的32位处理器内核，采用类MIPS 指令集，具有7级流水线、32位整数单元和64位浮点单元；具有高度灵活的可配置性，方便集成的各种标准接口。图1为龙芯I号CPU IP核可配置结构，用户可根据自己的需求进行选择配置，从而定制出最适合用户应用的处理器结构。图1龙芯I号CPU IP核可配置结构主要的可配置模块包括：浮点部件、多媒体部件、内存管理、Cache、协处理器接口。浮点部件完全兼容MIPS的浮点指令集合，其相关的系统软件完全符合ANSIIEEE 7541985二进制浮点运算标准。浮点部件主要包括浮点ALU部件和浮点乘法除法部件，用户可根据自己的实际应用选择是否添加。媒体部件复用了MIPS浮点指令的Format域，并复用了浮点寄存器堆，媒体指令集基本对应了Intel SSE媒体指令集合的各种操作。图2为基于龙芯I号CPU IP核的SoC系统架构。图2 SoC的系统结构该SoC芯片支持通用MIPS32指令集，主频可达266 MHz；内置MAC网络，提供MII接口；存储器接口，芯片同时支持SDRAM接口、NOR FlashROM和AND Flash接口，并特置HPI接口可直接与Y0IP CODEC芯片相连；提供丰富的其他外设接凵支持，包括PC接口、UART串口、SP！接口、AC97等接口设备。提供丰富的GP10接口，能够为“网络语音”以及工业控制应用提供高效的单芯片解决方案。2 FPGA验证平台的设计21 FPGA的开发流程FPGA的典型开发流程如图3所示。在图3中，逻辑仿真器主要有Modelsim、Verilog_XL等，逻辑综合器主要有LeonardoSpectrum、Synplify Pro、FPGA ExpressFPGA CompilerII等，FPGA厂家工具有Altera公司的MaxPlusll、Quartusll，Xilinx公司的Foundation ISE、Alliance等。设计输人主要有原理图输人和HDL输人两种方式，绝大部分设计，FPGA和ASIC的工程师都使用HDL平台。设计仿真主要包括功能仿真和网表仿真，设汁仿真需要RTL代码或综合后的HDL网表和验证程序，有时候还需要测试数据，测试数据可能是代码编译后的二进制文件或使用专门的工具采集的数据。布局布线工具利用综合生成的网表、调用模块的网表，根据布局布线目标，把设计翻译成原始的目标工艺，最后得到生成编程比特流所需的数据文件。布局布线一般需要的输人输出与调用关系如图4所示。布局布线目标包括所使用的FPGA具体型号等，约束条件包括管脚位置、管脚电平逻辑（LVTIL、LCMOS等）需要达到的时钟频率，有时包括部分模块的布局、块RAM的位置等。在一般设计中，只需要注意管脚位置和需要达到的时钟频率，逻辑端口与FPGA管脚的对应取决于PCB板的设计。图3 FPGA的典型开发流程图4布局布线的输入输出与调用关系22验证平台的系统设计本验证平台FPGA采用Altera公司的Cyclone EP2C70，该器件采用了TSMC领先的90 nm低电介工艺技术生产支持4个可编程锁相环（PLL），提供灵活的时钟管理和频率合成能力；包含了150个1818 bit乘法器，可以完成基本的DSP处理；高速外接存储器接口支持SRAM、DRAMDDR、DDR2以及QDRII SItAM；支持差分和单端I0标准，包括接收速率805 Mbis和发送速率640 Mbs的LVDS、mlnl LVDS、LVPECL、 差分HSTL和差分SSTL及处理器、ASSP和ASIC接口的64位66 MHzPCI和PCIX；高达260 MHz工作频率，真正的双端口工作（1个读和1个写，2个读或2个写）；与133 MHz Pal_X1.0标准兼容；用户最多可用引脚622个；高达402.5 MHz性能的分层时钟网络，多达16个全局时钟线，快速串行配置时间小于100 ms；支持33 V、2，5 V或18 V多种电压，可用于视频、图像处理（如MPEG4编码和译码、视频滤波）和无线基础设各中。基于龙芯I号CPU IP核的SoC的验证平台结构如图5所示。图5 SoC的FPGA验证平台结构图5中，外围电路的主要功能是验证SoC中各个接口IP模块能否与龙芯I号IP核、外部接口单元、硬件驱动软件和实时操作系统协调高效地工作。由于接口（如USB接口、UARTIrDA接口、SPI和LCD接口等）电路结构比较简单，且很多资料都有介绍，在设计时，除了注意通用的设计规则和印匍电路板（PCB）布局布线外，没有特别的要求。同时，为了便于分析各个被验证的IP模块在任意时刻的状态，将Cyclone EP2C70的大多数I0引脚都引出到PCB上，以方便SoC开发人员使用逻辑分析仪进行信号实时采集和分析，也可让信号发生器产生一些特定信号以供系统调试使用。该开发系统在设计PCB时还特别注意了电磁干扰的屏蔽问题。23 SoC到FPGA的系统移植使用Altera公司的FPGA开发工具Quartusll，将SoC向Cyclone EP2C70（FPGA）移植的步骤如下（1）对SoC进行修改，以适合FPGA的开发环境。修改子模块配置、RAM、FIFO等，添加PLL对所需要的时钟进行适当的分倍频，或提高时钟信号的质量。（2）使用Quartusll内置综合工具或专用综合工具（如常见的Synplify_pro）单独建Project，对RTL进行综合，生成网表。时钟工作频率较高的，要写综合约束条件。（3）指定每一个输人输出信号对应的FPGA管脚和输人输出逻辑类型。（4）编译生成的网表以生成sof文件，包括优化、适配、sof文件生成等分步骤。（5）进行静态时序分析，检查是否满足预定的时钟频率要求，若不能满足，则重新进行第（2）步。如果多次进行步骤（2）仍不能满足时序要求，则需要根据关键路径对RTL代码进行修改。关键路径是指延迟最大的路径，该路径的延迟限制了时钟的最大工作频率。该SoC芯片的最大工作频率在266 MHz以上，与选用的FPGA Cyclone EP2C70的总线时钟速度相当。3、 VxWorks实时操作系统本文所设计的SoC硬件平台上，最终将运行VxWorks操作系统，作为此次嵌入式SoC硬件平台设计的软件需求和最终的验证目标。VxWorks是一个具有可伸缩、可裁减、高可靠性，同时适用于所有流行CPU平台的实时操作系统。可伸缩性指VxWorks提供了超过1 800个应用编程接口（API）供用户自行选择使用；可裁减性指用户可以根据自己的应用需要对VxWorks进行配置，产生具有不同功能集的操作系统映像；可靠性指VxWorks可以提供非常安全的操作系统平台。VxWorks的基本构成组件包括BSP（Board Support Package）、微内核Wind、网络系统、文件系统及I0系统。本文测试更关注于BSP、Wind以及IO组件。BSP中包括硬件环境中CPU的初始化及系统各项硬件资源的安装和配置，如RAM、Clock、网络接口、中断控制器等。微内核Wind是WindRiver公司自行开发的一种嵌人式操作系统内核，该内核具有标准的嵌人式实时操作系统的基本特征。近几年来，FPGA在验证SoC设计上的应用发展非常迅速，这是因为随着半导体设计、制造工艺越来越先进，SoC、ASIC设计的规模变得越来越大，只采用传统软件仿真的方式，已经不能够充分地验证功能。另外，大量的前期软件开发也需要一个接近SoC、ASIC设计的硬件原型。而采用FPGA来模拟芯片设计的原型，已被证明是最有效、最经济的方式。目前，用于 SoC原型验证的FPGA销售额已增加到整个FPGA销售的7%9%，相信这一比例还将逐年提高。SoC原型应用对FPGA有一定的需求。比如规模通常需要比较大，FPGA用户需要可用管脚越多越好。那么那些提供市面上最大规模、最多管脚的FPGA的供应商，我们就会优先考虑。当然FPGA的稳定性以及高性能也是另一个重要的考虑因素。此外我们也会综合考虑FPGA的供货时间，以及他们未来发展的路线图。:随着EDAElectronic Design Automatic技术和半导体制造工艺的不断发展，系统芯片SoCSystem on a Chip的功能越来越强，器件结构越来越复杂根据摩尔定律，验证的复杂度是与芯片面积的平方成正比的，随着芯片单位面积上容量每18个月增长一倍，验证的复杂度也会每69个月翻一番验证工作是目前SoC设计过程中最耗时费力的一项工作，它可以占到整个设计工作量的50-80，是当今SoC设计的瓶颈 因此，找到一种方便、灵活、高效的验证方法，尽快缩短产品的开发面市时间，以达到适应市场需求之目的，已成为关注的焦点 根据SoC的功能和结构特性，除需硬件模块之外，还需要大量的固件和软件，如配置操作系统、通讯协议以及应用程序等由于SoC硬件模块数目众多、内嵌软件复杂，传统的基于逻辑模拟的验证方式已不再可行，特别是其在软硬协同验证时，模拟时间之长令人难以忍受为了缩短SoC验证时间，基于FPGA的快速系统原型Rapid System Prototype验证，即硬件原型和软件原型结合验证，已经成为SoC设计流程中的重要手段快速系统原型验证的本质在于快速地实现SoC设计中的硬件模块，让软件模块在真正硬件上高速运行，即实现SoC设计的软硬件协同验证该技术实现的基础是需要能够满足工作要求的FPGA，以及有力的设计描述及编译工具 目前FPGA器件在密度和复杂度上有了飞速的发展，Altera公司的Stratix系列以及Xilinx公司的Virtex系列芯片可达到数百万门的规模，对于几百万门的FPGA器件都嵌有微处理器、IP逻辑模块和多个高速接口标准如PCI Express、Rapid 10等由于FPGA最大的特点就是具有静态可编程的特性或在线动态重构特性，使硬件的功能同软件一样可以通过编程来修改这样就使设计修改变得十分便利，实时性好可以使产品开发周期大大缩短，开发成本降低这些特点使得FPGA成为理想的SoC功能验证的器件，为SoC的快速系统原型验证提供了一个非常合适的平台目前FPGA已经从系统集成、系统存储、系统时钟和系统接口四个方面满足了SoC验证的要求 论文主要讨论FPGA器件在SoC验证设计中的应用，探讨了基于FPGA的SoC原型验证的方法，并以Altera公司的Cyclone系列器件为例介绍了SoC的原型验证的软硬件平台搭建、验证设计的流程等等标题:SoCFPGA原型验证验证平台:随着EDAElectronic Design Automatic技术和半导体制造工艺的不断发展，系统芯片SoCSystem on a Chip的功能越来越强，器件结构越来越复杂根据摩尔定律，验证的复杂度是与芯片面积的平方成正比的，随着芯片单位面积上容量每18个月增长一倍，验证的复杂度也会每69个月翻一番验证工作是目前SoC设计过程中最耗时费力的一项工作，它可以占到整个设计工作量的50-80，是当今SoC设计的瓶颈 因此，找到一种方便、灵活、高效的验证方法，尽快缩短产品的开发面市时间，以达到适应市场需求之目的，已成为关注的焦点 根据SoC的功能和结构特性，除需硬件模块之外，还需要大量的固件和软件，如配置操作系统、通讯协议以及应用程序等由于SoC硬件模块数目众多、内嵌软件复杂，传统的基于逻辑模拟的验证方式已不再可行，特别是其在软硬协同验证时，模拟时间之长令人难以忍受为了缩短SoC验