制作金燕华.ppt

制作 金燕华 1 第2章内容回顾 常用按位计数制的转换非十进制的加法和减法负数的表示符号 数值 原码 补码数制 基数补码 基数减1补码二进制的原码 反码 补码表示 制作 金燕华 2 第2章内容回顾 二进制补码的加法和减法十进制数的二进制编码bcd码 2421码 余3码二五混合码 10中取1码葛莱码 graycode 字符编码动作 条件和状态的编码 制作 金燕华 3 第3章数字电路 介绍数字电路中的电气知识 数字逻辑设计及应用 制作 金燕华 4 思考几个问题 在模拟的世界中如何表征数字系统 如何将物理上的实际值映射为逻辑上的0和1 什么时候考虑器件的逻辑功能 什么时候考虑器件的模拟特性 制作 金燕华 5 3 1逻辑信号和门电路 如何获得高 低电平 高电平对应0还是1 制作 金燕华 6 3 1逻辑信号和门电路 从物理的角度考虑电路如何工作 工作中的电气特性实际物理器件不可避免的时间延迟问题从逻辑角度输入 输出的逻辑关系三种基本逻辑 与 或 非 制作 金燕华 7 基本逻辑运算 与 and 000010100111 逻辑表达式z a b 开关 1通 0断灯 1亮 0不亮 当且仅当所有输入全为1时 输出为1 真值表 制作 金燕华 8 基本逻辑运算 或 or 逻辑表达式 z a b 只要有任何一个输入为1 输出就为1 000011101111 制作 金燕华 9 基本逻辑运算 非 not 产生一个与输入相反的输出 通常称为反相器 inverter 制作 金燕华 10 与非和或非 与非逻辑表达式 z a b 逻辑符号 或非逻辑表达式 z a b 逻辑符号 制作 金燕华 11 真值表 制作 金燕华 12 关于逻辑代数的几个公理 若x 1 则x 0若x 0 则x 10 11 00 0 01 1 11 1 10 0 00 1 1 0 01 0 0 1 1 制作 金燕华 13 3 2逻辑系列 logicfamily 同一系列的芯片具有类似的输入 输出及内部电路特征 但逻辑功能不同 不同系列的芯片可能不匹配ttl逻辑系列cmos系列 制作 金燕华 14 3 2cmos逻辑 cmos逻辑电平 未定义 典型的5v电源电压其它电源电压 3 3v或2 7v 制作 金燕华 15 2 mos晶体管 分为 n沟道和p沟道 通常 vgs 0vgs 0rds很高 106 截止状态vgs rds 导通状态 制作 金燕华 16 mos晶体管 分为 n沟道和p沟道 通常 vgs 0vgs 0rds非常高截止状态vgs rds 导通状态 制作 金燕华 17 mos晶体管 mos晶体管栅极阻抗非常高 兆欧 无论栅电压如何栅 漏 栅 源之间几乎没有电流 漏电流leakagecurrent a 栅极与源和漏极之间有电容耦合信号转换时 电容充放电 功耗较大 制作 金燕华 18 mos管的基本开关电路 只要电路参数选择合理 输入低 截止 输出高 输入高 导通 输出低 制作 金燕华 19 3 基本的cmos反相器 工作原理1 vin 0 0vvgsn 0 0v tn截止vgsp vin vdd 5 0v tp导通vout vdd 5 0v2 vin vdd 5 0vvgsn 5 0v tn导通vgsp vin vdd 0 0v tp截止vout 0 制作 金燕华 20 4 cmos与非门 工作原理 1 a b至少有一个为低t1 t3至少有一个截止 t2 t4至少有一个导通 z为高 vdd 2 a b都为高t1 t3都导通 t2 t4都截止 z为低 0v 制作 金燕华 21 4 cmos或非门 工作原理 1 a b都为低t1 t3都截止 t2 t4都导通 z为高 vdd 2 a b至少有一个为高t1 t3至少有一个导通 t2 t4至少有一个截止 z为低 0v 制作 金燕华 22 5 扇入 fan in 门电路所具有的输入端的数目导通电阻的可加性限制了cmos门的扇入数可用较少输入门级联得到较多的输入 制作 金燕华 23 6 非反相门 非反相缓冲器 制作 金燕华 24 7 cmos与或非门 制作 金燕华 25 3 4cmos电路的电气特性 逻辑电压电平直流噪声容限扇出速度功耗噪声静电放电漏极开路输出 三态输出 物理上的而不是逻辑上的 制作 金燕华 26 3 5cmos稳态电气特性 逻辑电平和噪声容限 制作 金燕华 27 逻辑电平规格vohmin vihmin vilmax volmax 直流噪声容限 dcnoisemargin 多大的噪声会使最坏输出电压被破坏得不可识别 制作 金燕华 28 制作 金燕华 29 制作 金燕华 30 回顾 正逻辑和负逻辑三种基本逻辑 与 或 非三种描述方法 真值表逻辑表达式逻辑符号与非和或非 制作 金燕华 31 逻辑系列 ttl系列和cmos系列cmos逻辑电平 制作 金燕华 32 cmos反相器 制作 金燕华 33 cmos反相器 制作 金燕华 34 cmos反相器 制作 金燕华 35 cmos反相器 制作 金燕华 36 导通电阻的可加性限制了cmos门的扇入数 制作 金燕华 37 3 4cmos电路的电气特性 逻辑电压电平直流噪声容限扇出速度 功耗噪声 静电放电漏极开路输出 三态输出 数据表 datasheet 规格说明 教材p69 制作 金燕华 38 3 5cmos稳态电气特性 逻辑电平和噪声容限 制作 金燕华 39 逻辑电平规格 vcc 0 1v 地 0 1v 0 7vcc 0 3vcc 制作 金燕华 40 直流噪声容限 dcnoisemargin 多大的噪声会使最坏输出电压被破坏得不可识别 30 vcc 0 1v 制作 金燕华 41 带电阻性负载的电路特性 制作 金燕华 42 输出为低态时vout volmax输出端吸收电流sinkingcurrent能吸收的最大电流iolmax 灌电流 制作 金燕华 43 输出为高态时vout vohmin输出端提供电流sourcingcurrent能提供的最大电流iohmax 拉电流 制作 金燕华 44 vout 0 vin 1 vout 1 vin 0 输出为低态时 估计吸收电流 输出为高态时 估计提供电流 制作 金燕华 45 非理想输入时的电路特性 输出电压变坏 有电阻性负载时更差 更糟糕的是 输出端电流 功耗 制作 金燕华 46 扇出 fan out 在不超出其最坏情况负载规格的条件下 一个逻辑门能驱动的输入端个数 扇出需考虑输出高电平和低电平两种状态总扇出 min 高态扇出 低态扇出 直流扇出和交流扇出 制作 金燕华 47 负载效应 当输出负载大于它的扇出能力时 p77 输出电压变差 不符合逻辑电平的规格 传输延迟和转换时间变长温度可能升高 可靠性降低 器件失效 制作 金燕华 48 不用的cmos输入端 不用的cmos输入端绝不能悬空 增加了驱动信号的电容负载 使操作变慢 制作 金燕华 49 电流尖峰和去耦电容器 currentspikea decouplingcapacitors 制作 金燕华 50 3 6cmos动态电气特性 cmos器件的速度和功耗在很大程度上取决于器件及其负载的动态特性 速度取决于两个特性 转换时间 transitiontime 传播延迟 propagationdelay 逻辑电路的输出从一种状态变为另一种状态所需的时间 从输入信号变化到产生输出信号变化所需的时间 制作 金燕华 51 转换时间 上升时间tr和下降时间tf晶体管的 导通 电阻寄生电容 straycapacitance 电容两端电压不能突变 在实际电路中可用时间常数近似转换时间 p79图3 36 制作 金燕华 52 传播延迟 p83图3 42 信号通路 一个特定输入信号到逻辑元件的特定输出信号所经历的电气通路 制作 金燕华 53 功率损耗 静态功耗 staticpowerdissipation 动态功耗 dynamicpowerdissipation 两个管子瞬间同时导通产生的功耗pt对负载电容充 放电所产生的功耗pl pl与负载电容 输入信号频率 vcc 2成正比 制作 金燕华 54 回顾 cmos稳态电气特性逻辑电压电平噪声容限 制作 金燕华 55 带电阻性负载的电路特性 保证提供或吸收的电流小于门电路的规定值 负载导致输出特性变坏 制作 金燕华 56 非理想输入时的电路特性输入偏离供电轨道 输出电压变坏 电流尖峰和去耦电容器 制作 金燕华 57 扇出 fan out 当输出负载大于它的扇出能力时 输出特性变差电流 功耗 温度升高传输延迟 转换时间变长不用的cmos输入端如何处理 如何毁坏cmos器件 自学 制作 金燕华 58 3 6cmos动态电气特性 考虑两个方面 速度 功耗 制作 金燕华 59 转换时间 考虑两个因素 晶体管的 导通 电阻寄生电容 straycapacitance 电容两端电压不能突变 在实际电路中可用时间常数近似转换时间 p79图3 36 制作 金燕华 60 传播延迟 p83图3 42 信号通路 一个特定输入信号到逻辑元件的特定输出信号所经历的电气通路 制作 金燕华 61 功率损耗 动态功耗的来源 两个管子瞬间同时导通产生的功耗pt对负载电容充 放电所产生的功耗pl 分为 静态功耗 动态功耗 制作 金燕华 62 功率损耗 动态功耗的来源 两个管子瞬间同时导通产生的功耗pt对负载电容充 放电所产生的功耗pl 分为 静态功耗 动态功耗 制作 金燕华 63 3 6cmos动态电气特性 考虑两个方面 速度功耗 制作 金燕华 64 3 7其他cmos输入输出结构 传输门 当en 0 en l 1 晶体管截止 a b断开当en 1 en l 0 晶体管导通 a b之间低阻抗连接双向器件传播延迟非常短 制作 金燕华 65 施密特触发器输入 采用内部反馈 边沿更陡 滞后 两个门限电压之差 制作 金燕华 66 施密特触发器的应用 波形变换 制作 金燕华 67 施密特触发器的应用 脉冲整形 制作 金燕华 68 施密特触发器的应用 脉冲鉴幅 制作 金燕华 69 三态输出 当en 0时 c 1 tp截止b 1 d 0 tn截止高阻态 悬空态 当en 1时 c a b 0 d a 由a控制输出为逻辑0或逻辑1 制作 金燕华 70 输出电平 造成逻辑混乱 很大的负载电流同时流过输出级可使门电路损坏 漏极开路输出 有源上拉activepull up 有源上拉的cmos器件其输出端不能直接相联 制作 金燕华 71 漏极开路输出 希望尽量小 减少上升时间太小则吸收电流太大 应用 驱动led 线与 驱动多源总线 制作 金燕华 72 z z1 z2 a b c d a b c d 漏极开路输出的线连逻辑 线与 制作 金燕华 73 3 9双极逻辑 二极管开关特性 门限电压 反向击穿 漏电流 制作 金燕华 74 3 9双极逻辑 二极管逻辑 电平偏移 输出和输入的数值不相等不能直接驱动负载通常用于集成电路内部的逻辑单元 0 2v低电平逻辑02 3v未定义3 5v高电平逻辑1 二极管与门 制作 金燕华 75 双极结型晶体管 截止区放大区饱和区 制作 金燕华 76 肖特基晶体管 三极管内部电荷的建立和消散都需要时间 存储时间 传输延迟的重要部分 确保晶体管正常工作时不进入深度饱和利用肖特基二极管 制作 金燕华 77 回顾 cmos稳态电气特性逻辑电压电平和噪声容限带电阻负载的电路特性 扇出非理想输入 电流尖峰和去耦电容器不用的cmos输入端cmos动态电气特性速度 转换时间 传播延迟功耗 静态 动态 制作 金燕华 78 回顾 其他cmos输入输出结构传输门施密特触发器输入三态输出漏极开路输出 线与 制作 金燕华 79 3 9双极逻辑 二极管开关特性 二极管逻辑 电平偏移不能直接驱动负载 制作 金燕华 80 双极结型晶体管 截止区放大区饱和区 制作 金燕华 81 肖特基晶体管 三极管内部电荷的建立和消散都需要时间 存储时间 传输延迟的重要部分 确保晶体管正常工作时不进入深度饱和利用肖特基二极管 制作 金燕华 82 3 10晶体管 晶体管逻辑 ttl与非门工作原理ttl逻辑的电气特性逻辑电平和噪声容限扇出 驱动能力 电阻性负载特性不用的输入端其它ttl电路或非门 非反相门三态输出 集电极开路oc门 ttl系列低态 0 0 0 8v高态 2 0 5 0v 制作 金燕华 83 二极管与门 输入保护 分相器 推拉式输出 制作 金燕华 84 低 截止 高 高 低 制作 金燕华 85 高 导通 低 1 0v 0 7v 制作 金燕华 86 逻辑系列 3 8cmos系列hc hct高速vhc vhctfct fct t 3 11ttl系列h高速s肖特基l低功耗 ls a高级 as als f快速 功能 制作 金燕华 87 3 12cmos ttl接口 需要考虑 噪声容限 扇出 电容负载 制作 金燕华 88 74hct驱动74ls高态 3 84 2 0 1 84v低态 0 33 0 8 0 47v 74ls驱动74hct高态 2 7 2 0 0 7v低态 0 5 0 8 0 3v 1 直流噪声容限 制作 金燕华 89 74hct驱动74ls低态扇出 2 扇出 高态扇出 高态剩余驱动能力 制作 金燕华 90 2 扇出 思考 74ls ttl 驱动74hct cmos 的情况 为什么说用ttl驱动ttl兼容的cmos输入端几乎不用考虑直流扇出的限制 制作 金燕华 91 3 13低电压cmos逻辑和接口 为什么使用低电压 减小电源电压可以减小动态功耗更小的尺寸 更高的集成度3 3 0 3v2 5 0 5v1 8 0 15v 制作 金燕华 92 lvttl输出可直接驱动ttl输入端如果输入是5v容许的 ttl输出可驱动lvttl输入端如果lvttl输出是5v容许的 ttl和lvttl三态输出可驱动同一总线 制作 金燕华 93 3 14发射极耦合逻辑ecl 如何提高速度 防止晶体管饱和电流型逻辑 cml current modelogic cml 也称为 发射极耦合 ecl emitter coupledlogic 制作 金燕华 94 输入低态 3 6v q2抢先导通 3 4v 基本cml电路 q1截止out1 5 0vout2 4 2v 制作 金燕华 95 基本cml电路 输入高态 4 4v q