数字逻辑-实验七计数器.doc

数字逻辑实验（基于Multisim）实验七主题：计数器及其应用实验工具： Multisim11仿真环境；实验要求：(1) 学会用集成电路构成计数器的方法。(2) 掌握中规模集成计数器的使用及功能测试方法。(3) 掌握用置位法和复位法实现任意进制计数器及其测试方法。(4) 运用集成计数器构成1/N 分频器。(5) 根据实验过程，认真撰写实验报告，记录实验结果和实验中遇到的问题。实验题目：1、 用D 触发器构成异步二进制加法/减法计数器，设计电路图并测试功能。2、 74LS161是四位二进制同步集成加法计数器，测试并列出其功能表。3、 转换为4、8进制计数器：电路如图5、6所示，观察记数情况，列表测试其真值表。4、 将电路连接成九进制、十五进制计数器，自行设计电路图，列表测试其真值表。实验说明：1. 用 D触发器构成异步二进制加法/减法计数器，观察输出状态的变化，并用示波器观察时序波形，记录之。（1）异步二进制加法计数器（计数值为 16）用4只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只 D 触发器接成T触发器，再由低位触发器的反相输出端Q与相邻高位触发器的 CLK端相连接。（2）异步二进制减法计数器（计数值为 16）若将上面的连接方法稍作改动，即将低位触发器的 Q 端与相邻高位触发器的 CLK 端相连接，即构成了四位二进制异步减法计数器。 2、74LS161计数器十六进制测试（1）74LS161引脚图图1 74LS16计数器引脚图74LS161的各引脚功能介绍如下；LDN：置数端，低电平有效，其同步置数，即使该输入为低电平，其输入的状态并不反映到输出端，而是等到CP上升沿时输出才发生变化；CLRN:清零端，低电平有效，其为异步清零，即该输入为低电平时，无论当时的时钟状态及其他输入状态如何，其输出端变为零，即QAQBQCQD=0000；ENT、ENP :工作状态控制端；QA、QB、QC、QD:计数器的输出端，其中QD为最高位，QA为最低位；A、B、C、D:计数器预置输入，通过置数端可将其输入状态反映在输入端；RCO：进位输出，当计数器满一个周期其输出一个高电平；CLK:时钟输入端，其为上升沿有效。（2）74LS161计数器功能表输 入输 出CRCLKLDEPETD3D2D1D0Q3Q2Q1Q00000010dcbadcba110Q3Q2Q1Q0110Q3Q2Q1Q01111状态码加1图3 74LS161功能表l 当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”，为异步复位功能。l 当CR=“1”且LD=“0”时，在CP脉冲上升沿作用后，74LS161的输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3，D2，D1，D0的状态相同，为同步置数功能。l 当CR=LD=“1”、EP、ET中有一个为“0”时，计数器不计数，输出端状态保持不变。l 当CR=LD=EP=ET=“1”、CP脉冲上升沿作用后，计数器加1。l 此外74LS161还有一个进位输出端CO，其逻辑关系是CO= Q3Q2Q1Q0 ET。器件选择 元件代码 元件名称数量 74LS161N 计数器174_02N 或非门174S04D_A非门174F21N_B与门1XSFG1函数信号发生器174ALS11AM_A与门1DCD_HEX数码管1SPDT开关4VDD、GROUND电源、虚拟地若干XLA1逻辑分析仪1测试电路图图 4 基于74LS161模十六计数器74LS161计数器当ENP=ENT= LD=RD=1时，电路工作计数状态。从电路的0000状态开始连续输入16个计数脉冲时，电路将从1111状态返回0000状态，C端从高电平跳变至低电平。3. 任意进制计数器的构成 如果已有 N进制计数器，需要构成M进制计数器，这时有MN两种情况。 MM）的计数器，将预定清零状态所有为 1 的输出端连入一个多输入端与非门电路，将门电路的输出连接到计数器的清零控制端。 预定清零状态的确定：若所用计数器是同步清零，则 M1 状态为预定清零状态；若所用计数器是异步清零，则 M状态为预定清零状态。 置数法 置数法从根本上来说，是在预定状态时使计数器集成电路的置数控制端有效。方法与清零法的方法一致。当然，只有具有置数控制端的计数器才能使用置数法，并且与预置数的初始值有关。注意该计数器是同步置数还是异步置数。 MN的情况 对 MN的情况，必须用多片 N进制计数器组合起来才能构成 M进制计数器。各片之间的连接方式可分为串行进位方式、并行进位方式、整体置零方式和整体置数方式几种。 若 M 可以分解为两个小于 N 的因数相乘，即 M=N1N2，则可采用串行进位方式或并行进位方式将一个 N1 进制计数器和一个 N2 进制计数器连接起来，构成 M 进制计数器。在串行进位方式中，以低位片的进位输出信号作为高位片的时钟输入信号；在并行进位方式中，以低位片的进位输出信号作为高位片的工作状态控制信号（计数的使能信号），两片的CP输入端同时接计数输入信号。 当 M 为大于 N 的素数时，不能分解成 N1和 N2两个数相乘，上面的方法就不行了，这时必须采用整体置零方式或整体置数方式构成 M 进制计数器。整体置零方式是首先将两片N进制计数器按最简单的方式接成一个大于 M进制的计数器（如 NN进制），然后在计数器计为 M 状态时译出置零信号为 0，将两片 N 进制计数器同时置零，这种方式的基本原理和 MN 时的置零法是一样的。而整体置数方式的原理与 MN 的置数法也类似，首先将两片 N 进制计数器用最简单的连接方式接成一个大于 M 进制的计数器，然后在选定的某一状态下译出预置数信号为 0，将两个 N进制计数器同时置入适当的数据，跳过多余状态，获得M进制计数器。采用这种方法要求已有的 N进制计数器本身必须具有预置数功能。基于74LS161的模八计数器的设计及数据测试电路图搭接如下，当J4=0时，计数器处于置零状态；当J2=0且J3=1时，计数器处于保持状态；当J3=0时，无论J2出于何种状态，计数器处于保持状态，但C=0。J1接地时，非门74F21N工作。该电路采用了同步预置数的工作方式，当计数器处于QDQCQBQA=0111时，用74LS11AM、74F21N和7402N译出LD=0的信号，将ABCD=0的信号预置入计数器，作为计数循环的初始状态。分析知其为八进制计数器。用Multisim 10.1得到仿真结果，仿真结果与理论分析结果完全吻合。图 5基于74LS161的模八计数器电路图基于74LS161的模四计数器的设计及数据测试电路图搭接如下，当J4=0时，计数器处于置零状态；当J2=0且J3=1时，计数器处于保持状态；当J3=0时，无论J2出于何种状态，计数器处于保持状态，但C=0。J1=1时，非门74ALS11AM工作。该电路图采用了同步预置数的工作方式，当计数器处于QDQCQBQA=0011时，用74LS11AM、74F21N和7402N译出LD=0的信号，将ABCD=0的信号预置入计数器，作为计数循环的初始状