06INTEL8086微处理器

6 18086 88CPU的内部结构6 2引脚及其功能6 38086 88CPU子系统的基本配置6 4总线工作时序 第六章INTEL8086 88微处理器 8086 88CPU由Intel公司于1978年开发 1981年被IBM公司在IBMPC PC XT系列微机中全面采用 并将其技术公开 使PC机得到迅速发展和普及应用 虽然迄今已发展了好几代CPU 但其基本原理并没有太大的变化 故直到目前微机原理教材几乎都还是以8086 88作为典型CPU 其后开发的80X86CPU的特征请参看第四部分 8086 88CPU是40引脚双列直插式芯片 采用单5V工作电源 标称工作频率5MHZ 时钟周期T 200ns 在PC机中实际采用4 77MHZ 时钟周期T 210ns 它们有两种工作模式 提供20位地址线 内存寻址能力达1MB 对端口寻址使用其中16位地址 端口寻址能力达64K 8088的内部提供16位并行处理能力 而对外的数据线只有8位 是准16位CPU 8086则是全16位CPU 返回主目录 6 18086 88CPU的内部结构 本节内容请参看第二章2 3节 图6 18086 88引脚图 6 2引脚及其功能 学习和掌握8086 88引脚的方法是记住和理解逻辑引脚及其功能 其物理引脚能看图表检索即可 而记忆芯片引脚及功能的最简单通用方法是根据芯片的功能分类记忆 8086 88的物理引脚排列如图6 1 其中加上划线的引脚为低电平有效 部分引脚还采用了分时复用技术以减少引脚线数 最小 最大工作模式控制 输入 该引脚在最小模式下接 5V MN代表最小模式 Minimum 代表最大模式 Maximum 地址 输出 数据 双向 状态 输入 AD0 AD15 A16 S3 A19 S6 BHE S7 A表示地址 Address D表示数据 Data S表示状态 Status ByteHighEnable 控制是否进行高位字节数据 D8 D15 传送 它与地址总线的A0组合控制数据操作的宽度和类型 16位或高8位 低8位 见表7 9 详见7 5节 这21个引脚是复用引脚 在一个总线周期内分时传送不同信号 T1期间传送A T2 T4期间传送D或S 详见下节 其中S7未使用 S6为0表示8086CPU占用总线 S5输出IF的状态 S4S3指明CPU正在使用的段寄存器如表6 1所 读写传输控制 输出 M IO RD WR ALE DEN DT M IO表示内存 Memory 操作或IO InputOutput 操作 RD代表读 Read WR代表写 Write ALE为地址锁存允许 AddressLockEnable DEN为数据传送允许 DataEnable DT R表示数据发送 接收 DataTransmission Reception 中断请求及响应 NMI INTR INTA NMI为不可屏蔽中断请求 Non MaskingInterrupt 输入 INTR为可屏蔽中断请求 InterruptRequest 输入 INTA是对可屏蔽中断请求的中断响应 InterruptAcknowledge 输出 总线请求及响应 HOLD HLDA HOLD为总线请求保持信号输入 HLDA为总线请求响应输出 时钟 复位 协调 CLK RESET READY TEST CLK为CPU工作时钟 Clock 输入 RESET为复位信号输入 READY为准备好信号输入 用于外部电路与CPU的工作速度协调 TEST 输入 用于执行WAIT指令期间控制重复执行WAIT指令 引脚电平为H 还是脱离等待状态 执行后续指令 或者在最大方式下用来与NPU8087的协调 电源 地线 Vcc Gnd Vcc Voltage 接 5V电源 Gnd接地 Ground 6 2 28088引脚与8086的区别 最小模式 数据引脚减少8条 即AD0 AD15改为AD0 AD7和A8 A15 S7引脚功能改为 该引脚在最大方式下保持高电平 在最小方式下与IO DT 组合以确定总线的状态 如表6 2 M 改为IO 6 2 38086 88最大模式的引脚与最小模式的区别在最大模式下 无效 最小模式的8条引脚 ALE M 或IO DT HOLD HLDA 的信号依次改变为为 QS1 QS0 0 1 返回本章目录 QS1 QS0 指示CPU中指令队列的状态 QueueStatus 二位编码为00表示空操作 01为取指令操作码 10表示指令队列空 11为取指令后续字节 总线操作状态编码输出 三位编码的含义如表6 3所示 RQ GT0 RQ GT1 总线请求与响应 Request Get 负脉冲有效 详见6 4节 LOCK 总线锁定信号输出 当执行前缀指令LOCK后 其后的一条指令执行期间 引脚将输出低电平信号锁定总线 以避免因其它部件抢占总线而打断该指令的执行 返回本章目录 最大模式下的总线状态 6 38086 88CPU子系统的基本配置 6 3 18284时钟发生器8284主要向CPU提供三路控制信号 时钟信号CLK 复位信号RESET 准备好信号READY 其逻辑引脚如图6 2所示 为18脚双列直插式芯片 在PC XT中 接电源的PWGD信号 在主机上电后产生RESET信号 使主机自动执行复位操作 X1 X2接14 31818MHZ的晶振 F CSYNC ASYNC RDY2接地 EFI浮空 AEN2接 5V AEN1来自等待电路 不需等待时为低平 RDY1信号来自DMA应答电路 在非DMA操作时为高电平 DMA操作期间引起READY输出低电平 使CPU等待 时钟输出OSC的频率与晶振相同 CLK是晶振的3分频 4 77MHZ PCLK是晶振的6分频 2 385MHZ 返回本章目录 图6 38284内部组成及引脚图 8284的内部逻辑组成及引脚排列如图6 3所示 6 3 2地址锁存器常用的地址锁存器芯片主要有74LS373 Intel8282 8283等 它们都是8位的锁存缓冲器 其逻辑引脚如图6 4所示 内部组成详见8 4节 I0 I7 O0 O7 缓冲 锁存 G 图6 4地址锁存器的逻辑引脚 OE 6 3 3数据收发器 常用的数据收发器芯片主要有74LS245 Intel8286 8287等 它们都是8位的双向数据缓冲器 其逻辑引脚如图6 5 内部组成详见8 4节 返回本章目录 I0 I7 O0 O7 缓冲 DIR DT R 图6 5数据缓冲器的逻辑引脚 6 3 4最小模式的CPU子系统 如图6 6所示 最小模式的8086CPU子系统 主要由CPU和三个支持系统工作的部件 时钟发生器 地址锁存器和数据收发器组成 在最小模式下 8086CPU直接产生全部总线控制信号 M ALE DT 和命令信号 以及总线请求的响应信号HLDA 地址锁存器用于锁存地址送系统地址总线 并控制系统地址总线与CPU引脚隔离 数据收发器控制系统数据总线与CPU引脚的连通或隔离 以及连通时的数据传送方向 返回本章目录 返回本章目录 6 3 58288总线控制器 该芯片接收8086 88CPU在执行指令时输出的三位状态编码 译码输出读写控制和中断响应命令 可以提供灵活多变的系统配置 以实现最佳的系统性能 其引脚信号如图6 7所示 1 状态译码和命令输出状态编码和对应命令见表6 3 返回本章目录 返回本章目录 图6 78288引脚图 2 控制逻辑IOB InputOutputBus 该引脚接高电平时用于控制I O总线 接低电平时控制系统总线 在此应接低电平 AEN AddressEnable CEN CommandEnable 引脚为8288的使能端 必须同时有效才允许8288工作 在PC XT中它们接收DMA应答信号 控制在非DMA操作时允许8288工作 DMA操作期间禁止8288工作 CLK引脚与8086 88的时钟输入端接在一起 3 控制信号发生器该电路产生ALE DEN DT MCE 信号 ALE DEN DT 的功能与最小模式的同名信号相同 但DEN与最小模式 的极性相反 MCE MainChipEnable PeripheralsDataEnable 是主设备使能 外设数据允许信号 为双重功能引脚 当IOB接低电平 系统总线方式 时 该引脚为MCE功能 高电平有效 MCE是为配合中断控制器8259A的级联工作模式而设置的 在8259A级联工作时 第一个INTA总线周期由主8259A向从8259A发出级联选择信号 第二个INTA总线周期由提出中断请求的从8259A将中断号送上数据总线 MCE即用作级联地址锁存信号 当IOB接高电平 I O总线方式 时 因DEN是系统总线的数据选通信号 则该引脚为PDEN 用作I O总线的数据选通信号 返回本章目录 6 3 6最大模式的CPU子系统如图6 6所示 最大模式的8086CPU子系统 比最小模式增加了总线控制器 在最大方式下 8086CPU将在执行指令时输出三位状态编码 2 给总线控制器8288 由8288译码发出总线控制信号 ALE DT 和命令信号 另外 当系统配置成有两个以上主CPU的多处理器系统时 还必须增加总线仲裁器8289 用来保证系统中的各处理器同步工作 实现总线共享 6 4总线工作时序 前已指出 微机是按照事先编制好并已存放在内存中的程序进行工作的 程序中每条指令的执行由取指令 译码和执行等操作组成 为保证有关操作的正确完成 必须使用统一的工作时钟信号 由CPU控制系统按照一定的时间顺序发出精确定时的控制脉冲 控制微机的各个部件协调工作予以实现 微机运行过程中 完成指定任务所需的各步操作之间的时间顺序及其定时关系即称为工作时序 6 4 1指令周期 总线周期和时钟周期6 4 1 1三种工作周期及其关系为了减少时序控制和实现的复杂性 需要将工作时序尽可能标准化 为此 微机中一般将其系统总线的工作时序分解成以下三种工作周期 时钟周期 ClockCycle 即微机系统工作时钟脉冲的重复周期 又称为T周期或T状态 它是CPU的时间基准 等于计算机的主频的倒数 如8086的主频为5MHz 则1个时钟周期就是200ns 返回本章目录 总线周期 BusCycle 指CPU通过系统总线与外部电路 内存或输人输出端口 完成一次读信息或者写信息过程所需要的时间 由于这种过程至少要有传送地址和传送数据两个阶段 需要按一定顺序先后发出多个脉冲才能完成 因此一个总线周期应由多个时钟周期组成 例如 8086CPU的总线周期至少由4个时钟周期组成 分别以T1 T2 T3和T4表示 如图6 9所示 T1T2T3TWT4TiT1T2等待周期空闲周期一个总线周期图6 9时钟周期与总线周期指令周期 InstructionCycle 指执行一条指令所需要的时间 由于不同指令所需完成的操作差别很大 因此不同指令的指令周期是不等长的 并且一个指令周期由一个或若干个总线周期组成 返回本章目录 6 4 1 2两个特殊的时钟周期 等待时钟周期TW 一个总线周期完成一次数据传输 8086规定在第一个时钟周期T1期间由CPU输出内存或I O端口地址 随后的三个T周期 T2 T3和T4 用于完成数据操作 但在实际应用中 一些慢速设备在三个T周期内无法完成数据读写操作 为此 在总线周期中允许插入等待周期TW 当被选中进行数据读写的内存或外设无法在三个T周期内完成数据读写操作时 就由其发出一个请求延长总线周期的信号给8086CPU的READY引脚 8086CPU在T3的上升沿采样READY的状态 若为低电平则为等待请求 就控制T3之后的时钟脉冲不作有效操作 总线上的状态一直保持不变 称为等待周期TW 延续TW的个数取决于外部请求信号的持续时间 每个TW的上升沿均检测READY的状态 一旦请求信号被撤除后 READY变成高电平 CPU就将下一个时钟脉冲作为T4使用 继续执行指定的操作 空闲时钟周期TI 当系统总线上不进行数据传输操作时 系统总线处于空闲状态 此时对应的时钟周期称为空闲周期TI 在两个总线周期之间出现多少个Ti与CPU执行的指令有关 例如在执行一条乘法指令时 需用124个时钟周期 而其中可能使用总线的时间极少 而且预取指令队列的装满也不用太多的时间 则相应的Ti可能达到100多个 返回本章目录 在空闲时钟周期期间 20条复用引脚的高4位 A19 S6 A16 S3 上 8086CPU仍保持前一个总线周期输出的状态信息 同时 如果前一个总线周期为写周期 则CPU会在双重引脚的低16位ADl5 AD0上继续保持数据信息D15 D0 如果前一个总线周期为读周期 则在空闲周期中 双重引脚的低16位处于高阻状态 6 4 2基本的总线时序8086CPU的操作是通过指令译码器输出的电平信号和外部输入的时钟信号联合作用产生的一系列脉冲控制下进行的 可分为内部操作与外部操作两种 内操作控制CPU内部各部件的工作 可以不必关心 外操作是CPU对系统的控制或者系统对CPU的控制 通过不同的总线周期予以实现 8086CPU的总线周期包括 内存或I O端口读出 内存或I O端口写入 中断响应 总线请求 响应 最小模式 总线请求 响应 最大模式 复位与启动等 以下讨论的都是CPU子系统 直接由CPU引脚引出 的总线时序 6 4 2 1内存或I O端口读时序 最小模式 基本的读总线周期由T1 T2 T3和T4组成 在该周期内8086CPU对内存或I O端口完成一次读信息操作 当所选中的内存或I O端口因工作速度较慢而在4个时钟周期内不能完成所需操作时 可在T3和T4之间延续若干个等待周期TW 其中 每个T周期开始的电平负跳变和中间的正跳变用于操作控制 最小模式下的内存 I O端口 读总线周期参见图6 10 其操作时序如下 由于8086CPU规定读和写周期的T1一定是传送内存或I O端口的地址码 因此在进入该周期之前的总线周期结束时 已将和ALE置成高电平 前者控制关闭数据总线收发器 后者则打开地址总线锁存器 在T1周期 开始的负跳变执行以下操作 CPU从地址 状态复用引脚A19 S6 Al6 S3和地址 数据复用引脚AD15 AD0输出20位地址码 从 S7复用引脚输出信号 经地址锁存器送往系统地址总线 根据是对内存操作还是对I O端口操作 将M 置成高电平 内存操作 或低电平 I O操作 将DT 置成低电平表示当前为读周期 并控制数据总线收发器的数据传送方向 T1周期中间的正跳变控制ALE信号回到低电平 关闭地址锁存器 将20位地址和信号锁存 并将系统地址总线与CPU的21位地址 状态 地址 数据复用引脚隔离 返回本章目录 T2周期开始的负跳变控制 A19 S6 Al6 S3和 S7复用引脚输出状态信息 AD15 AD0复用引脚关闭 和翻转成低电平 控制内存或I O端口进行读数据操作 打开数据总线收发器准备读入数据 8086CPU默认提供T2和T3两个时钟周期 等待内存或I O端口进行译码选择等内部操作 并将数据传送到CPU 如果在这段时间内 内存或I O端口来不及提供数据 必须向CPU的READY引脚提供一个低电平信号 当数据准备好后再将该信号置成高电平 因此 CPU在T2和T3期间 仅做一项操作 用T3的正跳变检测RERADY引脚电平 若为高电平则T3之后的下一时钟周期执行T4的操作 若为低电平 则T3后续的若干个时钟周期将作为等待周期TW 并且每个TW都执行T3的操作 一旦检测到READY引脚为高电平 即脱离等待状态 进入T4周期 以下各读 写总线周期中引入TW的方法与此类似 T4周期开始的负跳变控制执行两项操作 将从低电平跳成高电平 利用这个跳变将数据读入CPU 将置高电平 关闭数据总线收发器 结束读数据操作 T4周期的正跳变则将ALE恢复到高电平 将CPU的21位地址 状态 地址 数据复用引脚关闭成为高阻态 返回本章目录 返回主目录 6 4 2 2内存或I O端口读时序 最大模式 最大模式下的内存 I O端口 读总线周期参见图6 11 由于在最大模式下必须使用总线控制器8288 因此该总线周期与最小模式比较的主要区别是 1 在T1 T2 T3期间 CPU将输出和保持三位总线状态信号编码2 1 0 提供给8288译码产生有关控制信号 2 由8288的ALE DT DEN信号代替了最小模式的ALE DT 和信号 内存读 和 I O读 信号代替了最小模式的 IO信号 返回主目录 6 4 2 3内存或I O端口写时序 最小模式 当8086CPU进行内存或I O端口写操作时 进入写总线周期 最小模式下的内存 I O端口 写总线周期参见图6 12 其时序与读操作时序相似 主要不同之处在于 1 AD15 AD0 在T2到T4期间传送CPU输出的数据 无高阻态 2 从T2的负跳变开始翻转成低电平 到T4的正跳变回到高电平 控制将数据写入由地址码选中的内存单元或I O端口 3 DT 在整个总线周期内保持高电平 表示本总线周期为写周期 6 4 2 4内存或I O端口写时序 最大模式 参见图6 13 该总线周期与最小模式比较的主要区别是 1 在T1 T2 T3期间 CPU将输出和保持三位总线状态信号编码S2 S1 S0 2 由8288的ALE DT R DEN信号代替了最小模式的ALE DT R和DEN信号 3 用MWTC AMWC 内存写 和IOWC AIOWC I O写 信号代替了最小模式的WK M IO信号 其中 AMWC和ADOWC保持低电平有效的时间 从T2的负跳变开始 到T4的负跳变即结束 MWTC和IOWC则滞后到T3的负跳变才翻转成低电平 以适应低速设备的需要 6 4 2 58088的最小模式读 写内存 IO与8086的区别8088的最小模式读 写内存 IO与8086的区别主要有 1 AD15 AD0换成AD7 AD0和A15 A8 在T1 T2 T3T4期间均为传送地址信号 2 M IO换成IO M 3 无BHE信号 具体时序图请同学们参考8086的最小方式和最大方式画出 6 4 2 6总线请求 响应时序 最小模式 能够控制系统总线工作的设备称为总线主设备 在微机中 总线主设备除了主CPU外 还有从CPU和DMA控制器 DMAC 如8237 8257等芯片 等 当8086系统工作于最小模式时 系统中没有从CPU 其总线请求 响应时序如图6 14 以DMAC为例予以说明 T1或T4的下降沿1至2个TCLKHOLD三态总线CPU2个TCPUCPU三态总线浮空 请求设备使用总线图6 15总线请求 响应时序 最小模式 HLDA总线请求 响应时序分为三个阶段 请求 使用和释放总线 在8086系统的最小模式下 使用一对联络信号HOLD和HLDA控制三个阶段的转换 1 请求 当DMAC需使用总线时 必须将8086CPU的HOLD引脚置成 高电平 发出总线请求信号 并不断检测HLDA信号 8086CPU在每个时钟周期检测HOLD引脚 接收到HOLD有效的信号后 在当前总线周期的T4或下一总线周期的T1结束时 将其HLDA引脚置成高电平 输出总线响应信号 同时将所有的三态引脚关闭成高阻态 放弃对系统总线的控制 2 使用 DMAC检测到HLDA有效 高电平 的信号后 即接管系统总线的控制权 控制系统总线进行DMA操作 并一直保持着HOLD信号的有效状态 3 释放 当DMA操作结束时 DMAC将关闭所有的系统总线控制电路 释放总线 同时使HOLD信号变成无效 低电平 在DMA操作期间 8086CPU不断检测HOLD引脚的电平 发现HOLD回到低电平后 则在下一个时钟的下降沿使HLDA信号变为无效 低电平 并打开所有的三态引脚 恢复对系统总线的控制 6 4 2 7总线请求 响应时序 最大模式 当8086系统工作于最大模式时 系统配置有从CPU 其总线请求 响应时序如图6 15 由于只能使用一条信号线控制总请求 使用和释放三个阶段的转换 因而使用连续的三个负脉冲信号进行联络控制 其脉冲宽度为一个时钟周期 以保证它们能在一个时钟周期中被正确检测 能够控制系统总线工作的设备称为总线主设备 在微机中 总线主设备除了主CPU外 还有从CPU 如NPU8087 IOP8089 和DMA控制器 DMAC 如8237 8257等芯片 等 当CPU以外的总线主设备向CPU提出总线请求时 CPU在合适的条件下才响应该请求 响应的条件如图6 14所示 当8086系统工作于最小模式时 系统中没有从CPU 其总线请求 响应时序如图6 15 以DMAC为例予以说明 当CPU接收到可屏蔽中断请求INTR时 CPU在合适的条件下才响应该请求 响应的条件如图6 17所示 其它主控设备控制三总线图6 158086总线请求 响应时序 最大模式 其它的总线主设备向CPU提出请求CPU对提出请求的设备作出响应请求总线的设备向CPU交还总线CPU控制三总线CPU控制三总线 1 请求 当从CPU需使用总线时 应向8086CPU发出第一个负脉冲 总线请求信号 并不断检测信号线 8086CPU在每个时钟周期检测信号线 发现信号后 在当前总线周期的