电子技术综合实验试题模拟卷.doc

学院 姓名 学号 任课老师 综合实验考试题成绩构成：12345678 合计评阅签字题目：设计一个以1HZ频率按步进码进行计数的十进制纽环计数器，其十进制步进码转换表及计数器框图如下：要求:一、 完成电路设计及仿真 （70分）1、 项目文件夹及项目名建立（5分）2、 实体命名及端口描述（5分）3、 结构体功能描述（40分）4、 仿真文件编写（10分）5、 仿真文件运行与分析（10分）二、 在开发板上完成下载实现 （30分）6、 管脚适配 （10分）7、 文件编程 （10分）8、 下载实现与测试 （10分）开发板信息如下：（1）器件型号为：xc3s200a-4ft256（2）输入输出管脚配表如下：信号名CLKQ4Q3Q2Q1Q0管脚号T8B8A8C8C9A9注：CLK为系统时钟48MHZ；Q4Q0对应指示灯LED8LED4；低电平点亮 entity bujinma is Port ( clkin : in STD_LOGIC; q0 : out STD_LOGIC; q1 : out STD_LOGIC; q2 : out STD_LOGIC; q3 : out STD_LOGIC; q4 : out STD_LOGIC);end bujinma;architecture Behavioral of bujinma issignal cnt:STD_LOGIC_VECTOR(3 DOWNTO 0):=0000;signal clkcnt:integer range 1 to 24000000:=1;signal clk:std_logic:=0;beginprocess(clkin)beginif rising_edge(clkin) then if clkcnt=24000000 then clkcnt=1; clk=not clk; else clkcnt=clkcnt+1; end if;end if; end process;process(clk)beginif rising_edge(clk) then if cnt=1001 then cnt=0000; else cnt q0=0;q1=0;q2=0;q3=0;q4 q0=1;q1=0;q2=0;q3=0;q4 q0=1;q1=1;q2=0;q3=0;q4 q0=1;q1=1;q2=1;q3=0;q4 q0=1;q1=1;q2=1;q3=1;q4 q0=1;q1=1;q2=1;q3=1;q4 q0=0;q1=1;q2=1;q3=1;q4 q0=0;q1=0;q2=1;q3=1;q4 q0=0;q1=0;q2=0;q3=1;q4 q0=0;q1=0;q2=0;q3=0;q4 q0=0;q1=0;q2=0;q3=0;q4=0;end case;end process;end Behavioral;tb : PROCESSBEGINclkin=1;wait for 1 ps;clkin=0;wait for 1 ps;END PROCESS;END;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity LY1 is Port ( clk : in STD_LOGIC; q0 : out STD_LOGIC; q1 : out STD_LOGIC; q2 : out STD_LOGIC; q3 : out STD_LOGIC; q4 : out STD_LOGIC; q5 : out STD_LOGIC);end LY1;architecture Behavioral of LY1 issignal clk1hz:std_logic:=1;signal s:integer range 0 to 9:=0;signal a:integer range 1 to 24000000:=1;beginprocess(clk)begin if falling_edge(clk) then if a24000000 then a=a+1;elsea=1;clk1hz=not clk1hz; end if;end if;end process;process(clk1hz)begin if falling_edge(clk1hz) then if s=9 thens=0;elses q0=0;q1=0;q2=0;q3=0;q4 q0=1;q1=0;q2=0;q3=0;q4 q0=1;q1=1;q2=0;q3=0;q4 q0=1;q1=1;q2=1;q3=0;q4 q0=1;q1=1;q2=1;q3=1;q4 q0=1;q1=1;q2=1;q3=1;q4 q0=0;q1=1;q2=1;q3=1;q4 q0=0;q1=0;q2=1;q3=1;q4 q0=0;q1=0;q2=0;q3=1;q4 q0=0;q1=0;q2=0;q3=0;q4 q0=0;q1=0;q2=0;q3=0;q4=0;end case;end process;综合实验考试题成绩构成：12345678 合计评阅签字题目：设计一个如下图所示的序列信号发生器，其中输出信号Z的高、低电平变化频率为2HZ，系统输入时钟48MHZ。 要求:一、 完成电路设计及仿真 （70分）1、 项目文件夹及项目名建立（5分）2、 实体命名及端口描述（5分）3、 结构体功能描述（40分）4、 仿真文件编写（10分）5、 仿真文件运行与分析（10分）二、 在开发板上完成下载实现 （30分）6、 管脚适配 （10分）7、 文件编程 （10分）8、 下载实现与测试 （10分）开发板信息如下：（1）器件型号为：xc3s200a-4ft256（2）输入输出管脚配表如下：信号名CLKZ管脚号T8D8注：CLK为系统时钟48MHZ；Z对应指示灯LED8；低电平点亮。library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity xinhaofasheng is Port ( clk : in STD_LOGIC; z : out STD_LOGIC);end xinhaofasheng;architecture Behavioral of xinhaofasheng issignal cp:integer range 1 to 24000000:=1;beginprocess(clk) if rising_edge(clk) then if cp=24000000 then cp=1;else cp=cp+1;end if;if cp=3000000 then z=1;else if cp=6000000 then z=0; else if cp=9000000 then z=1; else if cp=12000000 then z=0; else if cp=18000000 then z=1; else if cp=24000000 then z=0; end if; end if; end if; end if; end if; end if;end if;end process;end Behavioral;综合实验考试题成绩构成：12345678 合计评阅签字题目：设计一个流水灯，以10Hz频率依次点亮FPGA开发板上的指示灯LED1-LED8，指示灯按三亮一熄模式进行，低电平点亮。要求: 一、 完成电路设计及仿真。（70分）1、 项目文件夹及项目名建立（5分）2、 实体命名及端口描述（5分）3、 结构体功能描述（40分）4、 仿真文件编写（10分）5、 仿真文件运行及分析（10分）二、 在开发板上完成下载实现。（30分）6、 管脚适配 （10分）7、 文件编程 （10分）8、 下载实现与测试 （10分）开发板信息如下：（1） 器件型号为：xc3s200a-4ft256（2） LED为低电平时点亮（3） 外部48MHz有源晶振：（4）8个LED：entity liushuideng is Port ( clkin : in STD_LOGIC; l8 : out STD_LOGIC; l7 : out STD_LOGIC; l6 : out STD_LOGIC; l5 : out STD_LOGIC; l4 : out STD_LOGIC; l3 : out STD_LOGIC; l2 : out STD_LOGIC; l1 : out STD_LOGIC);end liushuideng;architecture Behavioral of liushuideng issignal cnt:integer range 1 to 2400000:=1;signal clk:std_logic:=0;signal clkcnt:std_logic_vector(3 downto 0):=0000;beginprocess(clkin)beginif rising_edge(clkin) then if cnt=2400000 then cnt=1; clk=not clk; else cnt=cnt+1; end if;end if;end process;process(clk)beginif rising_edge(clk) then if clkcnt=1001 then clkcnt=0000; else clkcnt l8=1;l7=1;l6=1;l5=1;l4=1;l3=1;l2=1;l1 l8=1;l7=1;l6=1;l5=1;l4=1;l3=1;l2=0;l1 l8=1;l7=1;l6=1;l5=1;l4=1;l3=0;l2=1;l1 l8=1;l7=1;l6=1;l5=1;l4=1;l3=1;l2=1;l1 l8=1;l7=1;l6=1;l5=0;l4=1;l3=1;l2=1;l1 l8=1;l7=1;l6=0;l5=1;l4=1;l3=1;l2=1;l1 l8=1;l7=0;l6=1;l5=1;l4=1;l3=1;l2=1;l1 l8=1;l7=1;l6=1;l5=1;l4=1;l3=1;l2=1;l1 l8=1;l7=1;l6=1;l5=1;l4=1;l3=1;l2=1;l1=1;end case;end process;end Behavioral;tb : PROCESSBEGINclkin=1;wait for 1 ps;clkin=0;wait for 1 ps;END PROCESS;END;综合实验考试题成绩构成：12345678 合计评阅签字题目：设计一个按键显示电路，当按下开发板上KEY-1KEY-8八个按键时，对应数码管上分别显示按键所对应的数。要求: 一、 完成电路设计及仿真。（70分）1、 项目文件夹及项目名建立（5分）2、 实体命名及端口描述（5分）3、 结构体功能描述（40分）4、 仿真文件编写（10分）5、 仿真文件运行与分析（10分）二、 在开发板上完成下载实现。（30分）6、 管脚适配 （10分）7、 文件编程 （10分）8、 下载实现与测试 （10分）开发板信息如下：（1） 器件型号为：xc3s200a-4ft256（2） 八个按键为低电平触发，即按下去为低电平，松手为高电平器件KEY-1KEY-2KEY-3KEY-4KEY-5KEY-6KEY-7KEY-8对应管脚G6E4F4G5H7J7K6L5（4） 8位共阳数码管：entity anjian is Port ( a : in STD_LOGIC_VECTOR (7 downto 0); w : out STD_LOGIC_VECTOR (2 downto 0); g : out STD_LOGIC; d : out STD_LOGIC_VECTOR (6 downto 0); dp : out STD_LOGIC);end anjian;architecture Behavioral of anjian isbegindp g=0;w=111;dg=0;w=110;dg=0;w=101;dg=0;w=100;dg=0;w=011;dg=0;w=010;dg=0;w=001;dg=0;w=000;dg=1;end case;end process;end Behavioral;综合实验考试题成绩构成：12345678 合计评阅签字题目：设计一个模为10秒的定时器，该定时器具有开始、停止及复位功能，计数时间在数码管上显示。要求: 一、 完成电路设计及仿真。（70分）1、 项目文件夹及项目名建立（5分）2、 实体命名及端口描述（5分）3、 结构体功能描述（40分）4、 仿真文件编写（10分）5、 仿真文件运行与分析（10分）二、 在开发板上完成下载实现。（30分）6、 管脚适配 （10分）7、 文件编程 （10分）8、 下载实现与测试 （10分）开发板信息如下：（1） 器件型号为：xc3s200a-4ft256（2） 外部48MHz有源晶振：（3） 按键低电平触发，即按下去为低电平，松手为高电平器件KEY-1KEY-2KEY-3KEY-4KEY-5KEY-6KEY-7KEY-8对应管脚G6E4F4G5H7J7K6L5（4） 8位共阳数码管： Port ( clk : in STD_LOGIC; reg7 : out STD_LOGIC_VECTOR (6 downto 0); rst : in STD_LOGIC; contrl : in STD_LOGIC; ncs : out STD_LOGIC; disp : out STD_LOGIC_VECTOR (2 downto 0);end jishu;architecture Behavioral of jishu issignal start:std_logic:=0;signal clkcnt:integer range 1 to 24000000:=1;signal clk1s:st