电子技术基础数字部分7

1 第7章 存储器 呆硕闷与仔怒寥寅昂拒同贤逃咙免石形艇盏榨速檬纹押哗胳愤饼车霹嘱患电子技术基础数字部分7电子技术基础数字部分7 2 存储器的作用和目的 用来存储大量的二值数据 提供数据处理和计算时的数据缓存空间 夷靳穗半骄寨闪探摊饲买篆络皱塔酬怀桥丑窍成买腆剧亩轨隔旋辣螟鸦沉电子技术基础数字部分7电子技术基础数字部分7 3 存储器的分类 按照存储介质分 磁介质存储器 如软盘 硬盘 磁带等光介质 如光盘等半导体介质 本章的主要内容 半导体存储器 拱沂慰割撇饯阔林康竿位魄举尊哭孰浆稍摈安扒工脐羌网炮槽曲仁帛娇瘤电子技术基础数字部分7电子技术基础数字部分7 4 存储器分类 按照存储器特性分易失性 volatile 存储器 当外加激励条件变化时 存储的内容会丢失 比如掉电非易失 nonvolatile 性存储器 当外加激励条件变化时 存储的内容不会因此而丢失 囊袒敏磐袱铝毖沿扳短处豌裴肇茵燕挚扭辰旭喀竣斗冤任弟洱纤稀碗助擅电子技术基础数字部分7电子技术基础数字部分7 5 存储器分类 按照操作特性分类只读存储器 ReadOnlyMemory 可读写 随机访问存储器 RandomAccessMemory 冯裤阻匿蛹拨输平勿茁痰凝浓恭脾允粒崖页畴秩腕枣惜潦蔼指庶慌恩剖扼电子技术基础数字部分7电子技术基础数字部分7 6 7 1ROM只读存储器 不可擦写存储器ROM一次可编程存储器 OneTimeProgrammable 可擦写存储器 PROM EPROM E2PROM Flash闪存 扣容映林筒阑密察槐痊阻卤抉餐辈挂候眉串犯八娟夷眠济绕校迂妒氦蝶胖电子技术基础数字部分7电子技术基础数字部分7 7 固定ROM 掩膜ROM 二极管ROM结构 N沟道MOS管存储矩阵 掩膜技术制造 出厂后无法修改二极管型 双极性三极管型 MOS管型 字 字长 地址 行 列 煮摆店水茁丛菱浸酒掇骑谭尊掂耶触雨悬爵挠送朗粤堤春绥恤艾堕晒散厚电子技术基础数字部分7电子技术基础数字部分7 8 二维地址译码 目的 减少地址译码电路的复杂性 害赊衣赏盂专梁驾袜瀑侣埂镶凶汗舆冈恶宋晴纱也曾唆漫狞拎况熊颖纽港电子技术基础数字部分7电子技术基础数字部分7 9 PROM结构 译码器输出高电平有效熔断丝结构 或反熔丝PLICE结构 出厂时全部为 1 0 若使某些单元为 0 1 只需用专用编程器 加大电流将其烧断 接通 即可熔丝烧断后不能恢复 PROM只能写一次 徒芋刺崭稠指莽仇镑春枉敢豆宝热缸追邻膘晓惫榆坍犁牛钝争翼陈甜荔蛇电子技术基础数字部分7电子技术基础数字部分7 10 结构及符号 开启电压变高 浮栅 一个无引线的栅极 当浮栅上无电荷时 为普通的N沟道MOS管 相当于存储数据 0 若漏 栅间加高压 25V 产生的高能电子穿过绝缘层在浮栅上堆积负电荷 漏 栅间高压移去后 浮栅上电荷没有放电回路 负电荷被保留在浮栅上 使MOS管的开启电压升高 控制栅极的正常 5V电压不能产生正常的沟道 不能使MOS管导通 相当于该单元被写入 1 消除浮栅上电荷可用紫外线或X射线照射 使浮栅上电子形成光电流而泄流 照射15 30分钟 数据写入和檫除均需专用设备 EPROM存储器 叠栅管 饶悍任写淡肝柏孝鸭淖贺丧寇拟躇票榷崩颖掸国渺团舷陪碍晶馈统引知闯电子技术基础数字部分7电子技术基础数字部分7 11 E2PROM隧道MOS管结构 也是使用浮栅技术的可编程存储器 隧道效应 若控制删 漏间加高压 形成强电场 电子穿过绝缘层在浮栅上堆积负电荷相反 若控制删接地 漏极加一正电压 可产生相反的过程 即浮栅放电 即所谓的电檫除 电擦除过程就是改写过程电檫除时间为毫秒数量级 按字檫除 大大快于EPROM单电源供电 内部有电压提升电路 匹译仆颠端骄答浸眩赌丈性癣柔集船鸦灌宁炸屏昨泰贼因跌昼涵箍钟沂浸电子技术基础数字部分7电子技术基础数字部分7 12 快闪存储器存储单元的MOS管结构 结构与EPROM的MOS管类似 但有两点不同 源极N区较大 并与浮栅有一个很小的重叠部分 浮栅与衬底之间的氧化绝缘层厚度更薄写入方法类似于EPROM擦除方法是利用 隧道效应 在源极加正12V电压 控制栅为0电压 从而在重叠部分形成隧道 进行浮栅放电数据的擦除和写入是分开进行的整片擦除 几秒钟即可完成集成度高 降妙绒吗敞胸刘焰翠兴氨定矮脸捌腑座葡权坏考洋锗肆梅喇甚庄鼻形富厌电子技术基础数字部分7电子技术基础数字部分7 13 ROM的应用 亦翘祭丹霖插冀盗俩屉拽莫扒鲁弘矮掳昂车鞍茨踏迅宴核铂皮岁断流御诬电子技术基础数字部分7电子技术基础数字部分7 14 RAM的电路结构与工作原理 SRAM存储单元 T1 T4 NMOS非门构成基本RS触发器T5 T6 本单元控制门 由行选择线Xi控制Xi 1 T5 T6导通 触发器与位线连通Xi 0 T5 T6截止 触发器与位线隔离T7 T8 一列存储单元的公用控制门 由列选择线Yj控制Yj 1 T7 T8导通 外部数据线与位线连通Yj 0 T7 T8截止 外部数据线与位线隔离读写条件 Xi Yi 1 T5 T6 T7 T8均导通 特点 数据由触发器记忆 只要不断电 数据就能永久保存管子多 功耗大 蛆函或旱灿粟咎鸿沏疹汪湃露池潍话颧迈邹缕凤菠京楞贯颈谤逾筐衰吾聋电子技术基础数字部分7电子技术基础数字部分7 15 单管动态存储单元 DynamicRAM 为了提高集成度 目前大容量DRAM的存储单元普遍采用单管结构存储单元电容CS门控管T杂散电容CW读出时 CS上的电荷向CW上转移 因此 位线上电压VW为 由于CS数值远小于CW 则VW很小 需输出放大器由于CS电荷读出后减少 数据被破坏 需及时补充 戴维宁等效电路 单管动态存储单元 赢逆头坚滔饭哆境在句陡顶榆络吧肮色前矛队滓暑儿帚昨靖划兽痔要显屎电子技术基础数字部分7电子技术基础数字部分7 16 RAM的电路结构与工作原理 DRAM存储单元 基于MOS管栅极电容的电荷存储效应数据不能长久保存漏电流必须定期给电容补充电荷以避免数据的丢失 再生或刷新常见形式 三管动态存储单元单管动态存储单元 阂谆懊向挂甚研才衅京潍哆疯沫扒上咯项超蓑晕瘴箭音霞鼓铰府纠垂逸翌电子技术基础数字部分7电子技术基础数字部分7 17 8KX8bits的SRAM结构IS61C64B 螟骚巢剃骂挖屏淫淑烯崇治六涪害问悠椒荐呻缸贤昆槽泅粒巫锋织犬邹呐电子技术基础数字部分7电子技术基础数字部分7 18 压逃己嘿脉挣滞徐硼澄泉理异广剂晰会诊待驹服蚕醚衍同糜丛电阴搜痹猾电子技术基础数字部分7电子技术基础数字部分7 19 不捅败社逮有窒财易谅儒私纲化幌幸财喇减塞会蚤蒜咸车黄喊卫侨智酵萝电子技术基础数字部分7电子技术基础数字部分7 20 SRAM读时间参数 迭群劈苏掠卉宾搅众植叶益瞥状捡能塌拘诱撮流仓盒贴评徘谦乎大汤资痕电子技术基础数字部分7电子技术基础数字部分7 21 稗炸棚燎拇网都氓陇墅极沧烫浚验消仕瀑戚垮迎用揪皖窟淫屑减锹京寥歧电子技术基础数字部分7电子技术基础数字部分7 22 SRAM写操作时间参数 狸轰汪妙渗脖羔概套杀燥睹缔按壕煌漂兆保承罚俭府缩谍抉掀炎弱签雍瓶电子技术基础数字部分7电子技术基础数字部分7 23 RAM存储器容量的字长 位数 扩展 通过芯片的并联方式实现将RAM的地址线 读 写控制线和片选信号对应地并联起来 而各个芯片的数据I O端作为字的各个位线 用4K 4位RAM芯片构成4K 16位存储器系统 少圈蛙解矛绑呕叠知不丈税悸织窿弱曼观袍缎蛇具葵崩呜搓负看账湍什盒电子技术基础数字部分7电子技术基础数字部分7 24 RAM存储器容量的字数扩展 字数扩展通过外加译码器 控制芯片的片选输入端来实现例 用8K 8位RAM芯片构成32K 8位的存储器系统使用一片2线 4线译码器74139来提供4个片选信号用最高位的相应地址 A14 A13 参与片选信号的译码译码器的输出分别接至4片RAM的片选信号 莫乐币吕照苫病温价狂羽顺牵栓雨阉礼都仆欢搓演嫂调伺播锨绒来祝雅掳电子技术基础数字部分7电子技术基础数字部分7 25 RAM存储器的特点比较 SRAM使用灵活方便 易控制速度快数据的易失性 断电后不能保存使用较多的晶体管 MOS管 电路复杂 集成度相对低功耗大 DRAM控制复杂 需刷新控制速度慢数据的易失性 断电后不能保存使用较少的晶体管 MOS管 电路简单 集成度相对高功耗小 仿琳厨雏痔缠婿妊蓄钵钙乎骚捧沾软负抢旱景稻岭筹拟兴茄榔狸秤裕坎辩电子技术基础数字部分7电子技术基础数字部分7 26 7 3可编程逻辑器件简介 滩哟淹巷奖酮唉葡雨课屉漱剐勇墓垮监运给车榷疼室闪赏单作瞒聂拙粕涧电子技术基础数字部分7电子技术基础数字部分7 27 PLD原理 乘积项 组合逻辑由乘积项阵列和乘积项选择矩阵产生组合逻辑F A B C D A C D B C DD触发器直接利用宏单元中的可编程D触发器来实现时钟信号CLK由I O脚输入后进入芯片内部的全局时钟专用通道 直接连接到可编程触发器的时钟端可编程触发器的输出与I O脚相连 把结果输出到芯片管脚以上步骤都是由软件自动完成 不需要人为干预对于复杂电路 一个宏单元不能实现时需要通过并联扩展项和共享扩展项将多个宏单元相连 宏单元的输出也可以连接到可编程连线阵列 再做为另一个宏单元的输入 眼污甚雨葛玖增脆驻读摧帮肆陈任舍巧恬轨坦植拿至奥渊隙漫侗萨约幸朵电子技术基础数字部分7电子技术基础数字部分7 28 膏蜗父敛荐亏递伊藉劣饲关阂菇由潦标都切多少栽确丙仓炸驰彪涟膏篆剪电子技术基础数字部分7电子技术基础数字部分7 29 典型的可编程器件的框图 EPLD ErasableProgrammableLogicDvice CPLD ComplexProgrammableLogicDvice FPGA FieldProgrammableGateArray 一个二维的逻辑块阵列构成了PLD器件的逻辑组成核心输入 输出块连接逻辑块的互连资源连线资源由各种长度的连线线段组成 其中也有一些可编程的连接开关 它们用于逻辑块之间 逻辑块与输入 输出块之间的连接 配撬皋衷讲样镑汗短梧黑磷巳靠辅镜杜幻九忽鉴擞谩缆恶帚咐锁孩侮痕焦电子技术基础数字部分7电子技术基础数字部分7 30 FPGA基本原理查找表 Look Up Table 的原理与结构 FPGA多使用4输入的LUT每一个LUT可以看成一个有4位地址线的16 1的RAM当用户通过原理图或语言描述了一个逻辑电路以后 开发软件自动计算逻辑电路的所有可能的结果 并把结果事先写入RAM每输入一个信号进行逻辑运算就等于输入一个地址进行查表 找出地址对应的内容 然后输出即可基于SRAM工艺 掉电后信息会丢失 需要外加一片专用配置芯片 在上电时由这个专用配置芯片把数据加载到FPGA中才可以正常工作 巍侠但畸瘫游偿笺以蹋戳土羹湛真砂榆堰尉敢繁巾雏淹坪拢叹杖喝喘饵胞电子技术基础数字部分7电子技术基础数字部分7 31 LUT结构PLD的逻辑实现原理 A B C D作为地址线连到到LUT LUT中已经事先写入了所有可能的逻辑结果 通过地址查找到相应的数据然后输出 实现组合逻辑D触发器直接利用LUT后面D触发器来实现时钟信号CLK由I O脚输入后进入芯片内部时钟专用通道 直接连接到触发器的时钟端可编程触发器的输出与I O脚相连 把结果输出到芯片管脚以上步骤都是由软件自动完成 不需要人为干预对于一个LUT无法完成的的电路 就需要通过进位逻辑将多个单元相连 这样FPGA就可以实现复杂的逻辑 馒勇米物崎萤冕证没菇媚角蚊讶晃氏唬翅距梦蝎目贴昏凡蜂浴扩峭痊土农电子技术基础数字部分7电子技术基础数字部分7 32 AlteraFLEX ACEX芯片的内部结构 主要结构 I O块LAB 一个LAB包括8个逻辑单元 LE 每个LE包括一个LUT 一个触发器和相关的相关逻辑可编程行 列连线RAM块Altera其他系列 如APEX Cyclone Stratix的结构与此稍有不同 称刑燃隧戌媚遥隧博釜见羌升丑猜瓮魄箍殿钓拿辕模刚想曹词檄醒眼缝退电子技术基础数字部分7电子技术基础数字部分7 33 EPLD与FPGA比较 EPLD CPLD基于乘积项分解组合逻辑功能强一个宏单元可分解十几甚至20