浅谈DDR3ppt课件

浅谈DDR3 杨先生2016 11 23 1 DDR发展史 存储的概念 只读存储器ROM readonlymemory EROM 可编程的ROM EPROM 可擦除可编程ROM EEPROM 电可擦除可编程ROM NANDFLASH NORFLASH FlashMemory闪存 随机存储器RAM randomaccessmemory SRAM StaticRAM 静态存储器DRAM DynamicRAM 动态存储器SDRAM 同步动态随机存储器 2 3 SDRAM SynchronousDynamicRandomAccessMemory 同步动态随机存储器 同步是指内存工作需要同步时钟 内部的命令的发送与数据的传输都以它为基准 动态是指存储阵列需要不断的刷新来保证数据不丢失 随机是指数据不是线性依次存储 而是自由指定地址进行数据读写 DDRSDRAM DualDateRateSDRAM 简称DDR 也就是 双倍速率SDRAM 的意思 DDR可以说是SD RAM的升级版本 DDR在时钟信号上升沿与下降沿各传输一次数据 这使得DDR的数据传输速度为传统SDRAM的两倍 由于仅多采用了下降沿信号 因此并不会造成能耗增加 至于定址与控制信号则与传统SDRAM相同 仅在时钟上升沿传输 DDR2 DDRII DoubleDataRate2 SDRAM是由JEDEC 电子设备工程联合委员会 进行开发的新生代内存技术标准 它与上一代DDR内存技术标准最大的不同就是 虽然同是采用了在时钟的上升 下降延同时进行数据传输的基本方式 但DDR2内存却拥有两倍于上一代DDR内存预读取能力 即 4bit数据读预取 DDR3相比起DDR2有更低的工作电压 从DDR2的1 8V降落到1 5V 性能更好更为省电 DDR2的4bit预读升级为8bit预读 DDR3目前最高能够1600Mhz的速度 由于目前最为快速的DDR2内存速度已经提升到800Mhz 1066Mhz的速度 因而首批DDR3内存模组将会从1333Mhz的起跳 4 DDR区别比较 5 DDR3工作模式MR0 BL 4 8 突发传输类型 顺序 交错 CAS延迟 写恢复时间WRMR1 DLL使能 TDQS使能 输出使能 ALMR2 自刷新温度范围 自动刷新使能 CAS写潜伏CWL AL RTT调整 输出阻抗调整MR3 多用途寄存器MR 用于控制器读取DDR3颗粒的一些信息 6 DDR2 1 增加数据预读取2 延迟增加但是增加PostCAS技术 ODT OCD 3 DDR2内存采用的是支持1 8V电压的SSTL18标准4 FBGA封装 DDR31 8bit预取设计 而DDR2为4bit预取2 DDR3内存采用的是支持1 5V电压的SSTL15标准3 增加reset zq校准功能DQM4 突发长度 BurstLength BL 8 4 5 寻址时序 Timing 6 参考电压分成两个 命令与地址信号的VREFCA和数据总线的VREFDQ7 点对点连接 Point to Point P2P DDR 1 DDR是一个时钟周期内传输两次次数据 提升速率2 DDR运用了更先进的同步电路 使指定地址 数据的输送和输出主要步骤既独立执行 又保持与CPU完全同步 3 DDR使用了DLL DelayLockedLoop 延时锁定回路提供一个数据滤波信号 技术 当数据有效时 存储控制器可使用这个数据滤波信号来精确定位数据 每16次输出一次 并重新同步来自不同存储器模块的数据 4 DDR内存采用的是支持2 5V电压的SSTL2标准 7 8 DDR3测试方法以及测试内容 测试方法1 校准示波器 对示波器进行预加热 泰克示波器 菜单 Utilittes 中 instrumentcalibration 选项 点击 runspc 进行SPC signalpathcompensation 校准2 探头校准 校准差分探头与单端探头的相位差 首先调节单端探头的offset为0 75V 调节单端 差分探头幅值为200mV div 然后使用差分探头测量与单端探头同时测量DDR的同一DQSP N数据时钟信号 单端探头与差分探头P脚为测量同一点 使用游标测量出不同通道同一信号的相位差 最后点击菜单 vertical 中 deskew 选项 在deskewtime选项中填入测量出的相位差 再次测量同一信号 使得两个探头的相位差为零 3 在DDR3颗粒端测量写数据 写地址 写控制信号等 在CPU端测量读数据信号 注意 在测试地址信号 控制信号的时候注意探头正负与信号PN相对应 9 测试内容注意DDR3与DDR3L手册参数不同 1 供电电压A 绝对电压范围如下 B 工作电压条件 10 2 DC与AC直流特性A DC电压特性与输入条件 B 高低电平判决 11 C AC上过冲下过冲见DDR3手册P49 D 差分输入信号条件 单端测试与差分测试 12 E tDVAC是数据超出Vih保持的时间 13 3 DC与AC交流特性 建立保持时间1 示波器带宽的限制导致信号斜率的限制 选用1 14 3 DC与AC交流特性 A Base值选取 地址 命令的建立保持时间的tBase 数据的建立保持时间的tBase IS totalsetuptime IS base ISDQIH totalholdtime IS base IHDQ 建立保持时间2 15 B 斜率计算时钟斜率的计算 VIL diff max见2 D 16 地址 命令的建立保持时间的 t 17 数据的建立保持时间的 t 18 C 建立保持时间查表 根据时钟与地址命令斜率的计算 得出建立保持时间的补偿值 19 读写判断根据前导码 可能不准确 常用方法 根据边沿对齐 常用方法 根据控制信号线 示波器探头不够用 根据经验 幅值大小 可能不准确 20 DDR3需要注意的问题 PCB原则1 信号走线分布在邻近地平面走线层 避免信号走线穿过电源或地分割区域 必须保证DDR信号走线都有完整的GND参考平面 布线时避免改变走线参考层面 相邻走线层走线尽力垂直交叉 避免平行走线2 所有信号线尽量短 并在走线路径上少打过孔 保证走线阻抗的连续性 3 端接VTT的电阻如果使用阻排 同一阻排上的信号必须属于同一DDR信号线组 尤其避免DQS与地址 控制线分布在同一阻排上 4 相邻信号走线间距满足3W原则5 DDR周边的线应尽量远离此区域6 每一组DQS DQ DM走同一层 且参考相同的GND层7 DQS DM CK控制4W原则8 负载stub尽可能短 建议clock走线stub 150mils CTRL走线stub 200mils ADD CMD走线stub 260mils9 为了避免串扰 数据信号组与地址 命令 控制信号组之间的走线间距至少20mil 建议它们在不同的信号层走线 10 所有信号的走线长度控制在2inch 5cm 最好 11 所有DDR的差分时钟线CK与CK 必须在同一层布线 误差 20mil 10mil最好 最好在内层布线以抑制EMI 如果系统有多个DDR器件的话 要用阻值100 200ohm 分叉点小于1000mil 的电阻进行差分端接 12 地址线 命令 控制信号线与时钟信号走线的误差为 400mil 组内走线误差为 50mil13 数据信号组的走线长度与时钟信号线的误差为 500mil 组内同一信道的信号线走线误差为 50mil 25mil 最好 21 电源滤波建议每个电源管脚放置一个100nf的陶瓷滤波电容 并紧靠电源管脚摆放 整个DDR3功能单元供电电源至少有一个10uf的对地滤波电容VREF布线建议如下 1 根据SSTL 15协议要求 VREF参考电压为0 49 0 51DVDDIF VREF分压电阻必须使用1 精度电阻 为了降噪 VREF走线宽度不得小于20mil 2 控制器与DDR3颗粒的VREF参考电平就近用分压电路得到3 每个Vrefpin要加去耦电容且走线尽量宽 与其它信号线间隔20 25mil4 如果有条件进行包地处理 VTT DDR VTT 布线建议如下 1 在总线末端放置终端电阻 在电阻末端布VTT电源线 2 VTT走线 最好用局部电源铜皮 要做够宽 保证载流能力 3 VTT电源芯片尽量靠近终端电阻 减小回路消耗 4 每四个信号间方式1个或2个0 1uF去耦电容 减小对VTT的干扰 5 VTT电源走线 或铜皮