数字系统设计与PLD应用答案

数字系统设计与PLD应用答案数字系统设计与PLD应用答案数字系统设计与PLD应用答案 本文简介：、(1)算法模型(2)数据处理单元(框图)、流水线操作结构：TS1=18*100(256-1)*100=*104(ns)顺序算法结构：TS2=256*18*100=*105(ns)显然流水线操作时间短。（若系统输入数据流的待处理数据元素为m个，每一元素运算。数字系统设计与PLD应用答案、(1)算法模型(2)数据处理单元(框图)、流水线操作结构：TS1=18*100(256-1)*100=*104(ns)顺序算法结构：TS2=256*18*100=*105(ns)显然流水线操作时间短。（若系统输入数据流的待处理数据元素为m个，每一元素运算共计L段，每段历经时间为，则流水线操作算法结构共需运算时间为：T=L(m-1)而顺序算法（或并行算法）结构所需运行时间为：mL）、(1).DFF状态编码A000B001C010D011E100输出：（2）“一对一”状态分配次态表：NSPS输入条件AAZCXEXBACBCDBZED-E激励方程：输出：、试给出一位全减器的算法描述和数据流描述真值表：xybidbo0000000111010110110110010101001100011111x被减数y减数bi低位向本位的借位d差bo本位向高位的借位LIBRARYIEEE;USE_Logic_;ENTITYfull_subISPORT(x,y,bi:INStd_Logic;d,bo:OUTStd_Logic);ENDfull_sub;算法描述：ARICHITECTUREalg_fsOFfull_subISBIGINPROCESS(x,y,bi)BEGINIF(x=0ANDy=0ANDbi=0ORx=1ANDy=0ANDbi=1ORx=1ANDy=1ANDbi=0)THENbo;dELSIF(x=1ANDy=0ANDbi=0)THENbo;dELSIF(x=0ANDy=1ANDbi=1)THENbo;dELSEbo;dENDIF;ENDPROCESSc1;ENDalg_fs;数据流描述：（d=xybibo=xyxbiybi）ARICHITECTUREdataflow_fsOFfull_subISBEGINdXORyXORbi;boxANDy)OR(NOTxANDbi)OR(yANDbi);ENDdataflow_ha;、(1).十进制-BCD码编码器，输入、输出均为低电平有效。LIBRARYIEEE;USE_Logic_;ENTITYencoderISPORT(a:INStd_Logic_Vector(9DOWNTO0)b:OUTStd_Logic_Vector(3DOWNTO0);ENDencoder;ARCHITECTUREbeh_encoderOFencoderISBEGINWITHaSELECTb“0110”WHEN“0111111111”,“0111”WHEN“1011111111”,“1000”WHEN“1101111111”,“1001”WHEN“1110111111”,“1010”WHEN“1111011111”,“1011”WHEN“1111101111”,“1100”WHEN“1111110111”,“1101”WHEN“1111111011”,“1110”WHEN“1111111101”,“1111”WHEN“1111111110”,“0000”WHENOTHERS;ENDbeh_encoder;补充：优先编码器LIBRARYIEEE;USE_Logic_;ENTITYencoderISPORT(a:INStd_Logic_Vector(9DOWNTO0)b:OUTStd_Logic_Vector(3DOWNTO0);ENDencoder;ARCHITECTUREbeh_encoderOFencoderISBEGINWITHaSELECTb“0110”WHEN“0XXXXXXXXX”,“0111”WHEN“10XXXXXXXX”,“1000”WHEN“110XXXXXXX”,“1001”WHEN“1110XXXXXX”,“1010”WHEN“11110XXXXX”,“1011”WHEN“111110XXXX”,“1100”WHEN“1111110XXX”,“1101”WHEN“11111110XX”,“1110”WHEN“111111110X”,“1111”WHEN“1111111110”,“0000”WHENOTHERS;ENDbeh_encoder;(2).时钟RS触发器。LIBRARYIEEE;USE_Logic_;ENTITYclk_rs_ffISPORT(r,s,cp:INStd_Logic;q,nq:BUFFERStd_Logic);ENDclk_rs_ff;ARCHITECTUREbeh_clkrsffOFclk_rs_ffISBEGINASSERTNOT(r=1ANDs=1)REPORT“Controlerror“SEVERITYError;PROCESS(r,s,cp)BEGINIFcp=1THENqsOR(NOTrANDq);nqNOT(sOR(NOTrANDq);ENDIF;ENDPROCESS;ENDbeh_clkrsff;(3).带复位端、置位端、延迟为15ns的响应CP下降沿的JK触发器。LIBRARYIEEE;USE_Logic_;ENTITYjk_ffISGENERIC(tpd:Time:=15ns);FORT(r,s,j,k,cp:INStd_Logic;q,nq:BUFFEERStd_Logic);ENDjk_ff;ARCHITECTUREbeh_jkffOFjk_ffISBEGINASSERTNOT(r=0ANDs=0)REPORT“Controlerror“SEVERITYError;PROCESS(r,s,cp)BEGINIFr=0THENqAFTERtpd;nqAFTERtpd;ELSIFs=0THENqAFTERtpd;nqAFTERtpd;ELSIF(cpEventANDcp=0)THENqANDnqORNOTkANDqAFTERtpd;nqjANDnqORNOTkANDq)AFTERtpd;ENDIF;ENDPROCESS;ENDbeh_jkff;(4).集成计数器74161。LIBRARYIEEE;USE_Logic_;USE_Logic_;ENTITYcounter16ISPORT(cr,ld,cp,ctt,ctp:INStd_Logic;d:INStd_Logic_Vector(3DOWNTO0);q:BUFFERStd_Logic_Vector(3DOWNTO0);co:OUTBit);ENDcounter16;ARCHITECTUREbehav_ctr16OFcounter16ISBEGINPROCESS(cr,cp)BEGINIFcr=0THENqELSIF(cpEventANDcp=1)THENIFld=0THENqELSIF(ctt=1ANDctp=1)THENIFq=“1111”THENqELSEqENDIF;ENDIF;ENDIF;ENDPROCESS;coWHEN(q=“1111”ANDctt=1)ELSE0;ENDbeh_ctr16;(5).集成移位寄存器74194。LIBRARYIEEE;USE_Logic_;ENTITYsrgISPORT(cr,cp:INStd_Logic;d:INStd_Logic_Vector(3DOWNTO0);sl,sr:INStd_Logic;m:INStd_Logic_Vector(1DOWNTO0);q:BUFFERStd_Logic_Vector(3DOWNTO0);ENDsrg;ARCHITECTUREbehav_srgOFsrgISBEGINPROCESS(cr,cp)BEGINIFcr=0THENqqqqNULL;-空操作，即保持ENDCASE;ENDIF;ENDPROCESS;ENDbehav_srg;、(2).由D触发器构成的异步二进制模8计数器异步2k进制计数器的电路结构计数规律触发方式上升沿下降沿加法减法LIBRARYIEEE;USE_Logic_;ENTITYasyn_ctr8ISPORT(cp:INBit;q:BUFFERStd_Logic_Vector(2DOWNTO0);ENDctr8;ARCHITECTUREstruct_ctr8OFasyn_ctr8ISCOMPONENTd_ffPORT(clk,d:INStd_Logic;q,nq:OUTStd_Logic);ENDCOMPONENT;SIGNALnq0,nq1,nq2:Std_Logic;BEGINff0:d_ffPORTMAP(cp,nq0,q(0),nq0);ff1:d_ffPORTMAP(q(