数字时钟53810.doc

烟台大学文经学院 数字电子技术 数字时钟 实习报告 系 专业 班级 姓名 学号 指导教师 20101年 12 月 22 日数字时钟设计步骤：一、设计目的： 1、掌握较复杂的逻辑设计和调试； 2、学习用原理图+VHDL语言设计逻辑电路；3、学习数字电路自顶向下的模块设计思路；4、提高对MAX+plus II软件的应用和实际操作能力；二、设计功能： 1、实验台上的六个数码管分别显示时，分，秒； 2、能使电子钟复位（清零）； 3、能启动或者停止电子钟运行； 4、在电子钟停止运行状态之下，能够修改时分秒的值；三、数字钟系统总体结构逻辑框图：四、数字钟设计整体仿真波形图：5、 系统功能描述： 1.系统输入：端口en为启动和暂停时钟输入，端口clrn为时钟复位（清零）输入，clk、clk1、clk4为时钟脉冲输入。 2.系统输出：端口o6.0外接LCD数码管显示输出。 3.计时： 正常工作状态下，每日按24小时计时制计时并显示。 4.校时： 在计时状态下按下打开htiao开关，进入调时状态，小时开始递增，打开mtiao开关，进入调分状态，分钟开始递增。5. 显示： 采用6个LED数码管分别显示小时、分、秒。6、 数字钟设计方案论述： 根据设计要求可以把电子钟的设计划分为两个模块，即计时校时模块、数码管动态显示模块。然后根据各个模块的要求逐个实现其功能。1、 计时校时模块：60进制：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 is port(en ,rst,clk :in std_logic; l :buffer std_logic_vector(3 downto 0); h :buffer std_logic_vector(3 downto 0); co :buffer std_logic);end cnt60;architecture cnt60_arch of cnt60 isbeginprocess(clk,rst)beginif rst=1 then h=0000;l=0000;co=0; elsif (rising_edge(clk)then if en=1 then if (h=0101and l=1001)then h=0000;co=1;l=0000; elsif(l=1001)then l=0000;h=h+1;co=0; else l=l+1;co=0; end if;end if;end if;end process;end cnt60_arch;24进制：library ieee;use ieee.std_logic_unsigned.all;use ieee.std_logic_1164.all;entity cnt24 is -24进制计数器port(en,rst,clk :in std_logic; l :buffer std_logic_vector(3 downto 0); h :buffer std_logic_vector(3 downto 0);end cnt24;architecture cnt24_arch of cnt24 isbeginprocess(clk,rst)beginif rst=1 then h=0000;l=0000;elsif rising_edge(clk)then if en=1 thenif (h=0010 and l=0011)then h=0000;l=0000; elsif(l=1001)then l=0000; h=h+1; else l Y Y Y Y Y Y Y Y Y=D0;end case;end process;end m81bcd2;九、实验总结通过本次实验，我独立地完成了预期的设计功能，虽然实现的过程中出现了许多问题，但经过不断的调试，最终成功了，这次设计过程中让我感触颇多的是，学会从更高的层次感受了自顶向下的设计方法。亲自动手操作能力也有了提升，能够能把设计的逻辑框图连接成实际电路，虽然设计正确实现功能的电路过程繁琐，但实际操作更难把握，一个不当的操作就导致不能得到预期结果，这就需要耐心和细心，而且需要多次操作的经验积累，在多次失败操作后，我渐渐就能找到问题的所