EDA实训报告(1).doc

1420102011学年下学期 09级电子信息班EDA技术基础实训报告课题名称 数字钟的设计姓 名学 号 专 业09电子信息工程技术指导教师电子信息工程系2011年 5 月 19日1 多功能数字钟设计任务1.1数字钟的设计目的1.学习数字钟的设计方法2.学习较复杂的的数字系统的设计方法1.2 数字钟设计要求（1）设计一个能显示时、分、秒、的24小时计时数字钟。（2）熟练掌握各种计数器的使用，计时结果要用6个数码管分别显示时分秒的十位和个位。能用低位的进位输出构成高位的计数脉冲。（3）有校时功能。当Sb键按下时，分计数器以秒脉冲的速度递增，并按60min循环，即计数到59min后再回00.当Sa键按下时，时计数器以秒脉冲的速度递增，并按24h循环，即计数到23h后再回00.（4）利用扬声器整点报时。当计时到达59分50秒时开始报时，在59分52秒、59分54秒、59分56秒、59分58秒时鸣叫，鸣叫声频为500Hz；到达59分60秒时为最后一声整点报时，频率为1kHz。1.3数字钟设计思路1、通过数字钟功能的要求采用自顶向下（TOP-DOWNTO）的设计方法。2、确定总体结构，如下图 时间计数显示模块数码管显示2.数字钟工作原理2.1 数字钟的顶层结构数字钟按照功能进行模块划分有：60进制BCD码计数器、24进制计数器、整点报时模块、2选1数据选择器、24选4数据选择器、片选信号、十分频模块、分频器、BCD7段LED译码器、扫描控制显示模块等组成。22数字钟功能模块原理图介绍图中一个CLKK和三个共同构成分频器模块。模块产生和两种频率信号，的信号再经个模块分频为的方波信号。信号作为秒脉冲送人进制计数器进行秒计时，满秒产生一个进位信号，它和信号经过选数据选择器由键控制选择其一送入分计数器进行计数。即按下键时，将秒脉冲信号选送分计数器，从而实现快速校分功能；正常状态下，键弹起则将满产生进位信号作为时钟计数，实现正常计时功能。2.3数字钟的顶层原理图数字钟各模块的源程序设计六十进制码计数器的程序“秒”计数器电路与“分”计数器电路都是60进制，它由一级10进制计数器和一级6进制计数器连接构成。电路工作时,由秒脉冲发生器产生秒信号作为计数器和校对电路的标准脉冲信号,秒计数器位从0到59不断循环，满59时向分计数器进位,分计数器跟秒计算器一样都是从0到59不断循环，满59时后向时计数器时位,时计数器从0到23不断循环.。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt60 ISPORT(clk,clr:IN STD_LOGIC;ten,one:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);co:OUT STD_LOGIC);END cnt60;ARCHITECTURE arc OF cnt60 ISSIGNAL cin:STD_LOGIC;BEGINPROCESS(clk,clr)VARIABLE cnt0:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF clr=1 THENcnt0:=0000;ELSIF clkEVENT AND clk=1 THENIF cnt0=1000 THENcnt0:=cnt0+1;cin=1;ELSIF cnt0=1001 THENcin=0; cnt0:=0000;ELSE cnt0:=cnt0+1; cin=0;END IF;END IF;one=cnt0;END PROCESS;PROCESS(clk,clr,cin)VARIABLE cnt1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF clr=1 THENcnt1:=0000;ELSIF clkEVENT AND clk=1 THENIF cin=1 THENIF cnt1=0101 THENcnt1:=0000; co=0;ELSE cnt1:=cnt1+1; co=0;END IF;ELSE cnt1:=cnt1;END IF;ten=cnt1;END IF;END PROCESS;END arc;二十四进制计数器的源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt24 IS PORT(clk,clr:IN STD_LOGIC; ten,one:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); co:OUT STD_LOGIC);END cnt24;ARCHITECTURE arc OF cnt24 IS SIGNAL t10:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL O1:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL cin:STD_LOGIC;BEGIN ten=t10; one=o1; p1:PROCESS(clk,clr) BEGIN IF clr=1 THEN o1=0000; ELSIF clkEVENT AND clk=1 THEN IF(o1=1001) OR(t10=0010 AND o1=0011) THEN o1=0000; cin=0; ELSIF o1=1000 THEN o1=o1+1;cin=1; ELSE o1=o1+1;cin=0; END IF; END IF; END PROCESS p1; p2:PROCESS(cin,clk,clr) BEGIN IF clr=1 THEN t10=0000; ELSIF clkEVENT AND clk=1 THEN IF(t10=0010 AND o1=0011)THEN t10=0000;co=1; ELSE co=0; END IF; IF cin=1 THEN t10=t10+1; END IF; END IF; END PROCESS p2;END arc;整点报时模块的源程序模块为整点报时提供控制信号，当分为，秒为、时，输出“”；分和秒都为时，输出为“”。这两个信号分别与两个不同的时钟经过与非门作用后控制扬声器实现报时。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY zdbs ISPORT( clk:IN STD_LOGIC; tenm,onem,tens,ones:IN STD_LOGIC_VECTOR(3 DOWNTO 0); q500,qlk:OUT STD_LOGIC);END zdbs;ARCHITECTURE behav OF zdbs ISBEGINPROCESS(clk)BEGIN IF clkEVENT AND clk=1 THEN IF tenm=0101 AND onem=1001 AND tens=0101 THEN IF ones=0000 OR ones=0010 OR ones=0100 OR ones=0110 OR ones=1000 THEN q500=1; ELSE q500=0; END IF; END IF; IF tenm=0000 AND onem=0000 AND tens=0000 AND ones=0000 THEN qlk=1; ELSE qlkqqqqqqq=1111; END CASE; END PROCESS;END behav;片选信号模块的源程序模块是一个位二进制计数器，用来控制数码管的片选信号。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY sel IS PORT(clk:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END sel;ARCHITECTURE arc OF sel ISBEGIN PROCESS(clk) VARIABLE cnt:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN IF clkEVENT AND clk=1 THEN cnt:=cnt+1; END IF; q=cnt; END PROCESS;END arc;十分频模块的源程序模块可实现十分频，为提供的秒脉冲信号做好准备。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fen10 IS PORT(clk:IN STD_LOGIC; q:OUT STD_LOGIC);END fen10;ARCHITECTURE arc OF fen10 ISBEGIN PROCESS(clk) VARIABLE cnt:INTEGER RANGE 0 TO 9; BEGIN IF clkEVENT AND clk=1 THEN IF cnt9 THEN cnt:=cnt+1; q=0; ELSE cnt:=0; q=1; END IF; END IF; END PROCESS;END arc;分频器模块的源程序模块的输入为的方波，输出为和的方波，用于报时频率。ARCHITECTURE behav OF clkk IS SIGNAL x:STD_LOGIC;BEGIN PROCESS(clk) VARIABLE cnt:INTEGER RANGE 0 TO 1999; BEGIN IF clkEVENT AND clk=1 THEN IF cnt1999 THEN cnt:=cnt+1; ELSE cnt:=0; x=NOT x; END IF; END IF; clk1k=x; END PROCESS; PROCESS(x) VARIABLE y:STD_LOGIC;BEGINIF xEVENT AND x=1 THEN y:=NOT y; END IF; clk500qqqqqqqqqqqled6led6led6led6led6led6led6=111111; END CASE; END PROCESS;END behav;4、顶层原理图波形5心得体会这次实训一周，在这一周内我们不仅巩固了以前学过的知识，而且还学到了怎样运用设计电子钟的整个过程与思路，更加强了我们动手的能力，同时也提高了我们的思考能力的锻炼。这次数