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摘要摘 要FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。VGA接口是与显示器进行通信，通过FPGA器件控制RGB信号、行同步信号、场同步信号等，并参照有关标准，最后实现对VGA显示器的控制。本文设计采用了Altera 公司的EDA软件Quartus II，并以Cyclone系列的EP1C6Q240C8为硬件平台进行系统设计。关键字：FPGA,VGA接口，RGB信号，通信 IABSTRACTABSTRACTFPGA（FieldProgrammable Gate Array），It is based on the further development of the product of PAL、GAL、CPLD etc. It is in the field of application-specific integrated circuit （ASIC） for a half customize the circuit, it solves the shortage, and custom circuit overcomes original programmable gate device limited number of faults. Now completed the above circuit design by the Hardware description language, can pass by the simple integrated and layout, rapid replication to test on FPGA, it is the mainstream of modern IC design verification. VGA display interface is and communication, through the FPGA device signal, and do the synchronization control RGB signal, a synchronous signal etc, and with reference to the relevant standards, and finally realize the control of VGA display. This paper was designed using the EDA software Altera company Quartus II, and with the EP1C6Q240C8 Cyclone series for the hardware platform for system design.Key Words: FPGA, VGA interface, RGB signal，communication II目录目 录第1章 绪论.11.1 VGA显示概述.11.2 VGA显示的发展状况.11.3 VGA显示接口.21.4 VGA显示原理.31.5 FPGA的简介.3第2章 FPGA开发板原理图分析.62.1 FPGA电路.72.2 存储电路.92.2.1 Flash存储器.92.2.2 SRSM存储器.102.2.3 SDRAM存储器.112.3 配置电路.122.4 复位电路.142.5 时钟电路.152.6 FPGA I/O口分配电路.162.7 扩展接口电路.162.7.1 外扩I/O口PACK2.172.7.2 外设PACK接口电路.172.7.3 FPGA扩展接口电路.182.8 电源电路.202.8.1 系统电源电路.202.8.2 FPGA电源电路.21第3章 VGA接口设计与实现.243.1 设计方案.243.2 VGA的调试与应用.253.2.1 软件程序设计.253.2.2 程序在Quartus-II下的编译与仿真.293.3 显示结果.30第4章 结论.31参考文献.32致谢.33附录.34IV第1章 绪论第1章 绪论1.1 VGA显示概述CRT显示器作为一种通用型显示设备，如今已广泛应用于我们的工作和生活中。与嵌入式系统中常用的显示器件相比，它具有显示面积大、色彩丰富、承载信息量大、接口简单等优点，如果将其应用到嵌入式系统中，可以显著提升产品的视觉效果。如今随着液晶显示器的出现，越来越多的数字产品开始使用液晶作为显示终端。但基于VGA标准的显示器仍是目前普及率最高的显示器1。若驱动此类显示器，需要很高的扫面频率，以及极短的处理时间，正是由于这些特点，所以可以用FPGA来实现对VGA显示器的驱动。本次专业课程设计即选用FPGA来实现VGA的显示1-2。随着FPGA的不断发展及其价格的不断下降，FPGA的可编程逻辑设计的应用优势逐渐显现出来。现在,越来越多的嵌入式系统选择了基于FPGA的设计方案。在基于FPGA的大规模嵌入式系统设计中，为实现VGA显示功能,既可以使用专用的VGA接口芯片如SPX7111A等，也可以设计和使用基于FPGA的VGA接口软核。虽然使用VGA专用芯片具有更稳定的VGA时序和更多的显示模式可供选择等优点,但设计和使用VGA接口软核更具有以下优势：(1)使用芯片更少,节省板上资源,减小布线难度；(2)当进行高速数据传输时，具有更小的高频噪声干扰；(3) FPGA(现场可编程门阵列)设计VGA接口可以将要显示的数据直接送到显示器，节省了计算机的处理过程，加快了数据的处理速度，节约了硬件成本3。1.2 VGA显示的发展状况显示绘图阵列（video graphic array,VGA）接口,他作为一种标准的显示接口得到了广泛的应用。VGA接口大多应用在显示器与显卡之间；同时还可以用用在擦二色等离子电视输入图像的模数转换上；VGA接口同样也是LCD液晶显示设备的标准接口。可编程逻辑器件随着微电子制造工艺的发展取得了长足的进步。早期的器件只能存储少量的数据，完成简单的逻辑功能；发展到现在，可以完成1电子科技大学成都学院课程设计杂的逻辑功能，速度更块，规模更大，功耗更低。目前可编程逻辑器件主要有两大类：复杂可编程逻辑器件（complex programmable logic device,CPLD）和现场可编程逻辑器件（filed programmable gate array,FPGA）。FPGA的运行速度块，管脚资源丰富，容易实现大规模的系统设计，有大量的软核可用，便于进行二次开发。另外，由于FPGA具有可重构能力、抗看绍兴强等特点，因此，FPGA在工业控制等领域越来越受到重视4。利用FPGA完成VGA显示控制，可以使图像的显示脱离PC机的控制，形成体积小、功耗低的格式嵌入式系统（便携式设备或手持设备），应用于地面勘测、性能检测等方面，具有重要的现实意义。显示器因为其输出信息量大，输出形式多样等特点已经成为现在大多数设计的常用输出设备。在FPGA的设计中可以使用很少的资源，就产生VGA各种信号。为了通过VGA端口连接显示器显示前端采集到的图像数据，本课题在21EDAAltera FPGA开发板上使用VGA接口在显示器上显示彩条及简单的图形，可以作为整个采集系统显示设计的参考，具有一定的实用价值5 。1.3 VGA显示接口 VGA 接口负责向显示器输出相应的显示信号。VGA 接口是一种D型接口，上面共有 15 个针孔，非对称地分成 3 排，每排 5 个，其排列及接口定义如图 1-1 所示。图1-1 VGA接口图在基于 FPGA 的 VGA 控制中，只需要考虑行同步信号(Hs)、场同步信号(Vs)、蓝基色(R)、绿基色(G)、红基色(B)这 5 个信号。如果能从 FPGA 发出这 52第1章 绪论 个信号到 VGA 接口，就可以实现对 VGA 的控制6 。1.4 VGA显示原理VGA显示图像原理：常见的彩色显示器，一般由CRT（阴极射线管）构成。彩色是有R,G.B（红：RED，绿：GREEN,蓝：BLUE）三基色组成。显示是用逐行扫描的方式解决，阴极射线枪发出电子束打在涂有银光粉的荧光屏幕上，产生R,G,B三基色，合成一个彩色像素7-8。扫描从屏幕的左上方开始，从左到右，从上到下，进行扫描，每扫完一行，电子束回到屏幕的左边下一行的起始位置，在这期间，CRT对电子束进行消隐，每行结束时，用行同步信号进行同步，扫描完所有行，用场同步信号进行场同步，并使扫描回到屏幕的左上方，同时进行场消隐，预备下一场的扫描。它的行场扫描时序示意图1-2所示。现以正极性为例，说明CRT的工作过程：R、G、B为正极性信号，即高电平有效。当VS=0，HS=0时，CRT显示的内容为亮的过程，即正向扫描过程约为26us。当一行扫描完毕，行同步HS=1，约需6us，期间，CRT扫描产生消隐，电子束回到CRT的左边下一行的起始位置（X=0,Y=1）；当扫描完480行后，CRT的场同步VS=1，产生场同步是扫描线回到CRT的第一行第一列（C=0,Y=0处，约为两个行周期）。HS和VS的时序图。T1为行同步消隐（约为6us）；T2为行显示时间（约为26us），T3为场同步消隐（两行周期）；T4为场显示时间（480行周期）。1-2 时序图 1.5 FPGA的简介FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input 3电子科技大学成都学院课程设计Output Block）和内部连线（Interconnect）三个部分9。FPGA的基本特点主要有： 1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和IO引脚。 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程6。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。FPGA（Filed Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半订制电路而出现的，既解决了订制电路的不足，又克服了原有可编程器件门电路数有限的缺点6。FPGA的工作机理基于查找（Look-Up-Table，LUT），LUT其实就是一个RAM。目前很多FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线、大小位161的RAM、当用户通过HDL语言描述了一个逻辑电路以后，FPGA的开发软件会自动计算逻辑电路所有可能的结果，并事先把计算好的结果记入RAM中。这样，每当有信号输入需要进行逻辑运算时，不必再用门去搭电路了，只要把输入作为一个地址进行查表，找出对应地址所存储的内容，然后输出即可。4第1章 绪论FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。5电子科技大学成都学院课程设计第2章 FPGA开发板原理图分析本课题以Cyclone系列FPGA的EP1C6Q240为核心的运算控制芯片。配以存储器、数据配置、复位、实时时钟、I/O口分配、扩展接口、独立按键及LED、液晶显示、数码管显示、蜂鸣器和电源电路等。数据通过配置电路下载到FPGA进行存储，由FPGA对数据进行处理。由于FPGA内部存储空间太小，数据暂时由SDRAM储存，FPGA通过读取SDRAM中的数据，并在其逻辑单元中经过相关操作后通过各种功能驱动电路，如独立按键及LED、液晶显示、数码管显示、蜂鸣器等显现测验结果。Flash存储器可以在掉电后保存数据。扩展电路方便后续功能电路的开发。 系统框图如图2-1所示串行配置器件EPCS4JTGA接口IO PACKFPGACyclone系EP1C6Q24048MHz振荡器LCD蜂鸣器按键（4个）LED（8个）SRAM（两片）Flash（两片）SDRAM（两片） 5V、3.3V、1.5V（电源） I2CAS接口复位电路 图2-1 系统框图 6第2章 FPGA开发板原理图分析2.1 FPGA电路Cyclone系列FPGA是基于成本优化的，全铜工艺的1.5V SRAM工艺，成本低且功能强大，最高达20060个逻辑单元和288K位的RAM。除此之外，Cyclone系列的FPGA还集成了许多复杂的功能。Cyclone系列FPGA提供了全功能的锁相环(PLL)，用于板级的时钟网络管理和专用I/O接口，这些接口用于连接业界标准的外部存储器器件。Altera的NiosII系列嵌入式处理器的IP资源也可以用于Cyclone系列FPGA的开发。设计者只需要下载Altera提供的完全免费的Quartus II网络版开发软件就可以马上进行Cyclone系列FPGA的设计和开发。Cyclone低成本结构和Cyclone FPGA丰富的器件资源相结合，能够实现完整的可编程芯片系统（SOPC）方案，成为大批量应用的理想选择。Cyclone器件综合考虑了逻辑单元、存储器、锁相环(PLL)和高级I/O接口之间性能的平衡，实现了较低的制造成本与较高的性能，是那些对价格比较敏感的应用的一个很好的选择。Cyclone FPGA基本特性1、新的可编程构架通过设计实现低成本2、嵌入式存储资源支持各种存储器应用和数字信号处理(DSP)实施3、专用外部存储接口电路集成了DDR FCRAM和SDRAM器件以及SDR SDRAM存储器件4、支持串行、总线和网路接口及各种通信协议5、使用PLLs管理片内和片外系统时序6、支持单端I/O标准和差分I/O技术，支持高达311Mb/s的LVDA信号7、处理能力支持NiosII系列嵌入式处理器8、采用新的串行配置器件的低成本配置方案9、通过QuartusII软件PoenCore评估特性，免费评估IP功能10、QuartusII网路版软件提供免费的软件支持 7电子科技大学成都学院课程设计11、嵌入式存储资源12、器件中的M4K块可用来实现软乘法器13、可实现多个乘法器14、专用外部存储接口电路15、支持DDR(SDRAM).16、支持FCRAM（可用上下两种边沿存储数据）17、支持的接口及协议18、支持PIC接口19、支持10/100/1000M以太网接口20、支持SPI、I2C、IEEE1394、USB等接口21、支持E1、E3、T1、T3等通信协议22、支持NiosII嵌入式处理器23、配置IC结构简单，常用的配置芯片EPCS1和EPCS4的容量分别是1MB和4MB，8引脚封装24、支持多个NIOSII嵌入式处理器 25最快可超过200DMIPS基于Cyclone系列的FPGA拥有的众多优势，本文采用的FPGA为Altera公司Cyclone系列的EP1C6Q240，它兼容EP1C12Q240。EP1C6Q240包含有5980个逻辑单元（LE）和92Kbit的片上RAM，有185个用户I/O口，封装为240-Pin PQFP。本文中所采用的FPGA器件特性如表2-1。 表2-1开发板所选用的FPGA器件特性 特性 EP1C6Q240逻辑单元（LE）5980 8第2章 FPGA开发板原理图分析M3K RAM块（4Kbit+奇偶校验）20RAM总量9(bit)92160PLL(个)2最大用户I/O数（个）185配置二进制文件（.rbf）大小（bit）1167216可选串行主动配置器件EPCS4Cyclone FPGA常用的配置方式有主动配置(AS)、被动配置（PS）以及JTAG配置，主动配置需要使用串行主动配置器件EPCS。Cyclone FPGA是第一款支持对配置数据进行解压缩的FPGA，这使得用户可以将压缩的配置数据存储到配置器件或其他存储器中。在配置过程中，Cyclone FPGA实时的解压缩配置数据对SRAM单元编程。一般来说，配置数据经过压缩，可以减少到35%55%。如表2-1所列，EP1C6Q240配置文件的大小为1167216bit，EPCS4的容量为4Mbit。EPCS4作为配置器件可以满足EP1C6Q240的数据配置。2.2 存储电路开发板的存储器包括用于存储FPGA配置数据并进行主动配置的串行配置器件EPCS、SDRAM、Flash以及SRAM。2.2.1 Flash存储器开发板使用2片4MB的Flash AT49BV322D-70TU。Flash电路如图2-2-1所示。 9电子科技大学成都学院课程设计 图2-2-1 Flash存储电路电路中2片Flash的片选信号独立，数据总线、地址总线共用，为了节省I/O口，将读写信号线nOE和new都共用，并且它们与所挂在总线上的总线型外设（SRAM、主板上的液晶以及外扩总线PACK）都是共用的。2片AT49BV322D-70TU的片选信号分别为FLASH_nCS1和FLASH_nCS2。电路中队芯片的片选信号线进行了上拉（R29、R30）。Flash的数据总线与所有挂在总线上的总线型外设（SRAM、主板上的液晶以及外扩总线PACK）都是共用的。如果应用中，2个Flash（或某一个）不使用时，用户可能不会再FPGA中定义并设置该器件的片选引脚，该片选引脚将为高阻态，不确定的电平有可能选通芯片，从而造成总线冲突。为了避免总线上其他的总线型外设在不使用时因意外而造成总线冲突，应将这些外设的片选都上拉（低电平有效时）。2.2.2 SRSM存储器开发板使用2片512KB的IS61LV25616AL（256K*16bit），每片SRAM都可兼容1MN容量的IS61LV51216AL，这样SRAM容量最大可为2MB。SRAM可作为高速存储器使用，如显示缓存等。SRAM电路如图2-2-2所示，电路基本与Flash相同。 10第2章 FPGA开发板原理图分析 图2-2-2 SRAM电路SRAM的28（A18）脚用于1MB容量的IS61LV25616AL。电路中2片SRAM的片选信号独立，数据总线、地址总线、读写信号线nOE和new都与Flash共用，并且也与所有挂在总线上的总线型外设（主板上的液晶以及外扩总线PACK）共用。2片SRAM的片选信号分别为SRAM_ nCS1和SRAM_ nCS2。2.2.3 SDRAM存储器 SDRAM通常用于需要大量存储且有成本要求的系统。SDRAM比较便宜，但需要实现刷新操作、行列管理、不同延时和命令序列等逻辑。 开发板使用2片16位总线的8MB SDRAM器件K4S641632H（1MB*16bit*4banks），每片SDRAM都兼容16MB的K4S281632H（2MB*16bit*4banks）、32MB的K4S561632H（4MB*16bit*4banks）以及64MB，这样SDRAM的最大容量可达128MB。SDRAM存储电路如图2-2-3所示。 11电子科技大学成都学院课程设计 图2-2-3 SDRAM存储电路2片SDRAM的片选是分开的，为了节省I/O口，其数据总线是共用的。当I/O口足够时，可将数据总线分开，片选信号共用，从而构成一个32bit数据总线的SDRAM。2.3 配置电路Cyclone FPGA使用SRAM单元来存储配置数据。FPGA中的SRAM是易失性的，每次上电之前，配置数据必须重新下载到FPGA中。Cyclone FPGA的配置方式包括：主动配置模式（AS）、被动配置模式（PS）以及JTAG配置模式，如表2-3-1所示。用户可以通过上述中的任一种下载配置数据到FPGA。 表2-3-1 Cyclone FPGA配置模式表配置模式 描述主动串行配置（AS）采用串行配置器件（EPCS1、EPCS4、EPCS16、EPCS64） 12第2章 FPGA开发板原理图分析被动配置（PS）采用专用配置器件（EPC1、EPC2、EPC4、EPC8、EPC16）采用配置控制器（单片机、CPLD等）配合Flash下载电缆 JTAG配置通过JTAG进行配置开发板提供2种配置方法：1. 调试时，使用运行在猪计算机上的QuartusII软件，通过JTAG电缆连接到电路板上电的10针JTAG接口直接下载配置数据到FPGA。用户可以随时进行JTAG模式的配置，但是要注意JTAG模式配置是直接对FPGA的SRAM单元编程，掉电后丢失，因此再次上电后腰重新下载。2. 脱机运行的情况下，采用串行配置器件EPCS进行主动配置(AS)。主动串行配置模式（AS）是将配置数据存储在串行配置器件EPCS中，在每次系统上电是FPGA会自动使用EPCS中的配置数据进行配置。在脱机运行之前，腰事先将配置数据通过编程器写入EPCS中。配置电路如图2-3-2所示。图2-3-2 配置电路 13电子科技大学成都学院课程设计如图2-3-2所示，因为FPGA上的nSTATUS、CONFIG _DONE引脚都是开漏结构，所以都要接上拉电阻(R19、R21)。串行配置器件的4针接口为：串行输入时钟(DCLK)、串行数据输出（DATA）、AS数据输入(ASDI)以及低有效的片选（nCS）。这4个引脚分别与FPGA的DCLK、DATA0、ASDO以及nCSO引脚相连接（这4个引脚有设有内部弱上拉，以确保悬空时状态的稳定）。此外完成主动配置还需要用到引脚nSTATUS、nCONFIG、CONFIG _DONE、nCE、MSEL0和MSEL1。可以通过设置FPGA上的MSEL0和MSEL1两个引脚的状态来选择表2-3-1中所列配置模式中的一种来进行FPGA的配置。各种配置方式的MSEL0、MSEL1设置见表2-3-3。 表2-3-3 配置模式设置MSEL1MSEL0配置模式00AS主动（串行配置器件）01PS被动（CPLD控制）00或1JTAG配置2.4 复位电路由于FPGA芯片的高速、低工作电压导致其噪声容限低，所以对电源的纹波、瞬态响应性能、时钟源的稳定性和电源监控可靠性等诸多方面也提出了更高的要求，开发板的复位电路使用了I2C存储器的电源监控芯片CAT1025SI-30（复位门限电压为3.03.15V）提高了系统的可靠性。复位电路如图2-4-1。 14第2章 FPGA开发板原理图分析图2-4-1复位电路在图2-4-1中，SW6是复位按键用于手动复位，作为调试程序是用。3脚和2脚的下拉电阻和上拉电阻必须接上。2.5 时钟电路FPGA内部没有振荡电路，使用有源晶振是比较理想的选择。EP1C6Q240C8的输入的时钟频率范围为15.625387MHz，经过内部PLL电路后可输出15.625275MHz的系统时钟。当输入时钟频率较低时，可以使用FPGA的内部PLL调整FPGA所需的系统时钟，使系统运行速度更快。系统时钟电路如图2-5-1。图2-5-1 系统时钟电路 一个48MHz的有源晶振作为系统的时钟源。为了得到一个稳定、精确的 15电子科技大学成都学院课程设计时钟频率，有源晶振的供电电源经过了LC滤波。 2.6 FPGA I/O口分配电路FPGA I/O口分配电路如图2-6-1所示。图2-6-1 FPGA I/O口分配电路由于PLL输出引脚输出的时钟频率很高，考虑到高速时钟信号的反射，在两个PLL输出引脚都连接了一个30的终端匹配电阻用于降低反射信号的幅度，增加电路的可靠性。2.7 扩展接口电路为了方便外设和其他功能电路的扩展，在本开发板设计方案中增加了各种接口电路。通过扩展接口电路，可以将外设及其他功能电路独立开板。这既可以防止主板面积过大，也方便后续对电路的检测。 16第2章 FPGA开发板原理图分析2.7.1 外扩I/O口PACK2PACK2的设计，考虑了高速电路的特性，可扩展高速外设，如高速A/D、D/A等。还可扩展其他的用户电路。PACK2的电路如图2-7-1所示。图2-7-1 PACK2接口电路2.7.2 外设PACK接口电路PACK接口电路如图2-7-2所示，通过PACK，用户可扩展各种功能的总线型外设。PACK接口具有23根地址总线A0A22，16根数据总线D0D15，读/写信号OE、WE、UPPER_BYTE和LOWER_BYTE，片选信号为EXT_nCS。PACK上还有6个I/O口，这样就极大地方便了与外部I/O器件进行连接。J19和J20是用于逻辑分析仪的测试点。COM12（PACK_COM）是操作PACK的连线接口。 17电子科技大学成都学院课程设计 图2-7-2 外设PACK接口电路2.7.3 FPGA扩展接口电路FPGA扩展接口电路如图2-7-3所示。 图2-7-3 FPGA扩展接口电路 18第2章 FPGA开发板原理图分析各引脚的功能见表2-7-4。 表2-7-4 引脚功能接口引脚标号功能J31无孔防止插反24空用于以后扩展5、6GNDGND710空用于以后扩展1117FPGA_47FPGA_55I/O口1920UPPER_BYTE、LOWER_BYTE高低字节选择2122nOE、nWE读、写信号18、2344A0A22地址信号4560D0D15数据总线 19电子科技大学成都学院课程设计J41、2VCC5来自主板的5V电源3、4GNDGND5、6I2C_SCL、I2C_SDAI2C接口744FPGA_121FPGA_175主板外设用I/O口4556EP1C6Q240的I/O口EP1C6Q240的I/O口5760空用于以后扩展2.8 电源电路 2.8.1 系统电源电路电源电路如图2-8-1所示。通过CZ1外接5V电源。3.3V电源直接由5V电源经过3.3V LDO芯片SPX1117-3.3并且滤波以后得到。3SPX1117系列LDO芯片输出电流可达800mA，输出电压的精度在-1%+1%以内，还具有电流限制和热保护功能。使用时，其输出端需要接一个至少10uF的钽电容来改善瞬态响应和稳定性。1.5V电源由5V 电源经过1.5V LDO芯片SPX1117-1.5并且滤波以后得到。另外，经过5V电源滤波后得到一个5V的模拟电源VCC5A。模拟地和数字地是通过0电阻进行隔离，以降低噪声干扰。 20第2章 FPGA开发板原理图分析 图2-8-1 电源电路 2.8.2 FPGA电源电路FPGA的内核供电为1.5V,I/O口供电为3.3V。FPGA供电电源电路如图2-8-2所示。 图2-10-2 FPGA供电电源电路 21电子科技大学成都学院课程设计经过对以上电路的整理我们可得到一个整体电路，如图2-8-3。将完整电路生成网络表导入PCB图，放置好原件。通过布局、布线后得到设计好的PCB图（如图2-8-4）。最后通过开板和焊接好元器件就可得到我们想要的实验板。 图2-8-3 整体电路 图2-8-4 设计好的PCB图 22第2章 FPGA开发板原理图分析本章以EP1C6Q240为例，介绍了FPGA实验板的设计方法。在设计FPGA实验板时，一般要注意一下几方面：（1）必需的功能：除看EP1C6芯片之外，还应该包括3.3V的I/O口用稳压电源，内核用1.5V稳压电源，测试用发光二极管指示灯，JTGA口，I/O口引排阵，有源晶振电路等。（2）I/O口的引出与排列：电路板除了用于做一些简单的编程实验之外，最主要的还是用于与其他扩展板配合使用，即可以嵌入到一些复杂的系统中。因此，尽量把所有的I/O都引出，同时应分类引出，并且排列比较连贯。（3）器件的选择：对于低成本系统，一般选择EP1C6或EP1C3，稳压芯片选择1117系列。1117系列生产厂家多，并且各种不同的输出电压值都有，方便设计时灵活选择。 23电子科技大学成都学院课程设计第3章 VGA接口设计与实现此设计要实现某一分辨率下（如640*480）的VGA显示驱动，能简单显示彩条、图像等。此程序使用Verilog语言进行描述，Verilog HDL是目前应用最为广泛的硬件描述语言Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述Verilog HDL进行设计最大的优点是其工艺无关性这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路。Verilog HDL是一种硬件描述语言(hardware description language)，为了制作数字电路而用来描述FPGA的设计之用。 1.熟悉VGA工作原理及VGA接口协议、工作时序。2.计算出合适的时序，并对原始时钟进行分频处理以获取符合时序要求的各频率。3.须要显示的图像等可存储于外部存储器，运行时，从外部存储器读取显示数据。显示控制器是一个较大的数字系统，采用模块化设计原则、借鉴自顶向下的程序设计思想，进行功能分离并按层次设计。利用Verilog硬件描述语言对每个功能模块进行描述，并逐一对每个功能模块进行编译仿真，使顶层VGA显示控制器的模块实体仿真综合得以顺利通过。VGA显示控制器主要由以下模块组成：分频模块、VGA时序控制器模块、彩条图形生成模块、VGA显示模块、存储模块等。3.1 设计方案设计方案如下：将图像控制模块分为这样几部分：二分频电路（clkdiv.v）、VGA时序控制模 24第3章 VGA接口设计与实现块（vga640480.v）、存储器读出模块（Stripes.v）。其中二分频把50mhz时钟频率分成25mhz并提供给其它模块作为时钟；VGA时序控制模块用于产生640480显示范围，并控制显示范围和消隐范围以及产生水平同步时序信号hs和垂直同步时序信号vs的值；存储器读出模块提供给SRAM地址并按地址读出八位数据（灰度值Y），然后得到R、G、B的值（若Y中间值，则R=G=B=1；否则R=G=B=0），并把R、G、B的值通过VGA接口传到CRT显示器，如图3-1。图3-1 模块设计总体结构3.2 VGA的调试与应用3.2.1 软件程序设计本设计需要三个模块，一个是二分频电路、VGA时序控制模块、存储器读出模块。1、二分频电路二分频把50MHz时钟频率分成25MHz并提供给其它模块作为时钟。显示器的像素分辨率是640480，像素时钟25Mhz，刷新频率60Hz1。开发板提供的系统时钟50MHz，所以要对板载时钟进行分频后才能使用。分频电路的设计部分程序如下：module clkdiv(input wire mclk, 25电子科技大学成都学院课程设计input wire clr,output wire clk25);reg24:0 q;/25-bit counteralways (posedge mclk or posedge clr)begin if(clr=1)q=0;elseq=q+1;endassign clk25=q0; /25mhzendmodule2、时序控制模块VGA时序控制模块用于产生640*480显示范围，并控制显示范围和消隐范围以及产生水平同步时序信号hs和垂直同步时序信号vs的值。一般来说，时钟计数器通过像素时钟来控制水平时序信号。译码计数器的值产生HS信号。在指定的行，计数器产生当前像素显示的位置。一个独立的计数器产生垂直时序信号。垂直同步计数器在每个HS脉冲信号来临时自动加1，译码值产生VS信号。计数器产生当前显示行。这两个计数器从地址到显示缓冲器连续计数。开发板的DDR SDRAM 提供了一个足够的显示缓冲区。在HS脉冲的开始和VS脉冲的开始没有具体规定相对的时序关系。因此，计数器被分配到简单格式的视频RAM地址，或分配到同步脉冲产生器