电子线路课程设计DDS

电子线路课程设计电子线路课程设计 直接数字频率合成器直接数字频率合成器 姓名： 学号： 院系：电光学院 指导老师： 完成时间： 1 目录目录 摘要摘要.2 ABSTRACT.2 一、实验设计内容及要求一、实验设计内容及要求.3 1、内容.3 2、设计基本要求.3 3、设计提高部分.4 二、设计方案二、设计方案.4 三、子模块电路设计三、子模块电路设计.6 1、分频模块.6 （1）2 分频电路.7 （2）5 分频电路.7 （3）48 分频电路.8 （4）100 分频电路.9 （5）1000 分频电路.9 2、频率，相位预制和调节模块.10 （1）频率控制字电路.10 （2）相位控制字电路.11 （3）同步寄存器.12 3、累加器模块.12 4、加法器模块.13 5、波形存储器.14 （1）正弦波.14 （2）余弦波.17 四、提高设计部分四、提高设计部分.18 1、按键输入频率或相位控制字.18 （1）二进制BCD 码转码电路.19 （2）译码显示模块.20 2、测频模块.21 3、多种波形.23 （1）锯齿波.23 （2）方波.24 五、总电路五、总电路.26 六、调试、仿真、下载六、调试、仿真、下载.26 七、实验中遇到的问题及解决方法七、实验中遇到的问题及解决方法.27 八、实验收获与体会八、实验收获与体会.28 九、参考文献九、参考文献.29 2 摘要摘要 本报告主要介绍设计一个具有清零、使能、频率控制、相位控制、 输出多种波形(包括正余弦、锯齿波、方波)、经过 D/A 转换之后能 在示波器上显示的直接数字频率合成器。报告分析了 DDS 的设计原 理及电路的工作原理。电路设计借助了 QuartusII 7.0 软件，并在 SmartSOPC 实验系统中进行硬件测试 关键词关键词：QuartusII SmartSOPC 正弦波 频率控制 相位控制 测频 Abstract The report mainly intraoduced designing Direct digital synthesizer can control using、reset、change frequency and phase、output various wave form(including sine(cosine)， sawtooth， square waveform)and after conversion after also displayed on the oscilloscope。Bsides，it analyzes the theory of the designing DDS and the working principle of the circuit.The whole design works on the QuartusII 7.0,and finally tested on the SmartSOPC system. KeyKey wordswords: QuartusII SmartSOPC Sine wave Frequency-controlling Phase-controlling Frequency-measuring 3 直接数字频率合成器直接数字频率合成器 一、实验设计内容及要求一、实验设计内容及要求 1、内容、内容 设计一个频率及相位均可控制的具有正弦和余弦输出的直接数字频 率合成器（Direct Digital Frequency Synthesizer 简称 DDFS 或 DDS） 。 2、设计基本要求、设计基本要求 1、利用 QuartusII 软件和 SmartSOPC 实验箱实现 DDS 的设计； DDS 中的波形存储器模块用 Altera 公司的 Cyclone 系列 FPGA 芯片 中的 RAM 实现，RAM 结构配置成10 类型； 12 2 2、具体参数要求：频率控制字 K 取 4 位；基准频率 fc=1MHz,由 实验板上的系统时钟分频得到； 3、系统具有使能功能； 4、利用实验箱上的 D/A 转换器件将 ROM 输出的数字信号转换为 模拟信号，能够通过示波器观察到正弦波形； 5、通过开关（实验箱上的 Ki）输入 DDS 的频率和相位控制字， 并能用示波器观察加以验证； 4 3、设计提高部分、设计提高部分 1、通过按键（实验箱上的 Si）输入 DDS 的频率和相位控制字， 以扩大频率控制和相位控制的范围；(注意：按键后有消颤电路) 2、能够同时输出正余弦两路正交信号； 3、在数码管上显示生成的波形频率； 4、充分考虑 ROM 结构及正弦函数的特点，进行合理的配置，提 高计算精度； 5、设计能输出多种波形（三角波、锯齿波、方波等）的多功能 波形发生器； 6、基于 DDS 的 AM 调制器的设计； 7、考虑节省 ROM 空间的设计，例如只提供四分之一的波形或者 半波形； 8、自己添加其他功能。 二、设计方案二、设计方案 DDS 的基本结构主要由相位累加器、相位调制器、正弦波数据表 (ROM)、D/A 转换器构成。如下图： 5 相位累加器由 N 位加法器 N 位寄存器构成。每来一个 CLOCK， 加法器就将频率控制字 fwrod 与累加寄存器输出的累加相位数据相 加，相加的结果又反馈送至累加寄存器的数据输入端，以使加法器 在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累 加器在时钟作用下，不断对频率控制字进行线性相位累加。由此， 相位累加器在每一个时钟脉冲输入时，把频率控制字累加以此，相 位累加器输出的数据作为波形存储器的相位取样地址，这样就可把 存储在波形存储器内的波形抽样值进行找表查出，完成相位到幅值 的转换。 由于相位累加器为 N 位，相当于把正弦信号在相位上的精度定 为 N 位，所以分辨率为 1/2N。若系统时钟频率为 fc，频率控制字 fword 为 1，则输出频率为 fOUT=fC/2N，这个频率相当于基频。若 fword 为 K，则输出频率为： fout=K* fC/2N 当系统输入时钟频率 fC不变时，输出信号的频率由频率控制字 K 所决定。由上式可得： 6 K=2N*fout/fC 其中，K 为频率字，注意 K 要取整，有时会有误差。 选取 ROM 的地址时，可以间隔选项，相位寄存器输出的位数 D 一般取 10-16 位，这种截取方法称为截断式用法，以减少 ROM 的容 量。D 太大会导致 ROM 容量的成倍上升，而输出精度受 D/A 位数的 限制未有很大改善。 DDS 工作流程示意图： 三、子模块电路设计三、子模块电路设计 1、分频模块、分频模块 48 分频1000 分频100 分频5 分频2 分频2 分频 1KHZ2HZ1HZ1/2HZ 48MHZ 1MHZ 7 （1）2 分频电路分频电路 2 分频电路是通过将 D 触发器的Q端与 D 端接在一起就可以从 Q 端 得到触发器信号的 2 分频信号，电路图如下： 波形图如下： （2）5 分频电路分频电路 5 分频器可由模为 5 的计数器构成，由最高位输出即可得输入信号 的 5 分频信号。模 5 计数器由一片 74160 通过反馈置零法构成。电 路图如下： 8 波形图如下： (3)48 分频电路分频电路 48 分频器可由模为 48 的计数器构成，由最高位输出即可得输入信 号的 48 分频信号。模 48 计数器由两片 74160 通过反馈置数法构成。 电路图如下： 9 波形图如下： (4)100 分频电路分频电路 100 分频器可由模为 100 的计数器构成，由最高位输出即可得输入 信号的 100 分频信号。模 48 计数器由两片片片 74160 直接串联构成。 电路图如下： （5）1000 分频电路分频电路 1000 分频电路原理与 100 分频电路类似，多串联一块 74160.电路图 10 如下： 2、频率，相位预制和调节模块、频率，相位预制和调节模块 K 为相位增量，也叫频率控制字。DDS 的输出频率表达式为 fout=K* fC/2N，当 K=1 时，DDS 输出最低频率(也即频率分辨率)为 fc/2N，相 当于“基频” 。因此，当系统输入时钟 FCLK 不变时，输出信号频率 为频率控制字 k 控制。同时为了为了稳定输入的频率控制字需在频 率控制字电路后年加上同步寄存器电路。相位控制电路与频率控制 电路类似。 （1）频率控制字电路）频率控制字电路 通过控制频率的低 8 位，使频率在 0Hz255Hz 间变化，达到控制 频率的目的 电路图如下： 11 （2）相位控制字电路）相位控制字电路 通过控制相位的高 4 位，使相位较大幅度的变化，达到改变相位的 目的。电路图如下： 12 （3）同步寄存器）同步寄存器 为了保证输出的频率控制字相位控制字信号稳定，需在其电路后加 上同步寄存器电路。电路图如下： 3、累加器模块、累加器模块 相位累加器的组成= N 位加法器+N 位寄存器。累加器是由 12 位的 加法器和 12 位的寄存器构成。累加器在时钟 fc的控制下以频率控制 字 K 为步长进行累加运算，产生所需的频率控制数据。寄存器在时 钟控制下，将加法器每次计算的结果寄存下来，以使加法器在下一 个时钟作用下继续与频率控制字进行相加。同时寄存器在时钟的控 制下把累加的结果送入相位控制模块。当相位累加器累加满量时就 会产生一次溢出，完成一个周期性的动作。 13 原理图： 电路图如下： 4、加法器模块、加法器模块 12 位加法器是为了相位累加器输出与相位控制字相加，由 3 个 7483 的 4 位加法器级联而成。与累加器的加法器部分类似。电路图如下： 14 5、波形存储器、波形存储器 波形存储模块的功能主要是完成从相位到幅值的转换，因此它的输 入应该是对相位量化的地址数据，输出应该是量化的幅值数据。其 原理框图如下： 建立 ROM 步骤为：建立空白工程 新建 ROM 宏单元初始化文件 *.mif(4096/10) 在当前使用的工程中建立 ROM 宏单元，并调 用*.mif 文件。 （1）正弦波）正弦波 下面以正弦波波形存储器的建立为例。其采样数据由 VC+程序获得， 其程序如下： 正弦波 15 #includestdio.h #includemath.h int main(int argc,char*argv) int i; double s; for(i=0;i4096;i+) s=sin(atan(1)*8*i/4096); printf(%d:%x;n,i,(int)(s+1)*1023/2); return 0; 将数据导入 Excel，取整后得到建立*.mif 文件所用数据。如下图所 示： 16 在元器库中选取 LPM-ROM，设置 ROM 的信息，数据宽度为 10bits， 数据个数为 4096；设置 ROM 为寄存器输出，不需要时钟和异步清零 信号；指定 ROM 的初始化数据来源，选择刚刚所生成的 mif 文件。 然后点击“finish”即可生成 ROM 单元了。 电路图如下： address11.0 clock q9.0 sine inst1 17 （2）余弦波）余弦波 同理可生成余弦波 rom VC+程序： #includestdio.h #includemath.h int main(int argc,char*argv) int i; double s; for(i=0;i4096;i+) s=sin(atan(1)*8*i/4096); printf(%d:%x;n,i,(int)(s+1)*1023/2); return 0; Mif 文件： 18 四、提高设计部分四、提高设计部分 1、按键输入频率或相位控制字、按键输入频率或相位控制字 设计原理：将频率或相位预制产生的信号在数码管上显示，通过控 制开关来控制 频率或相位预制电路的使能端，当数码管显示的结果为自己需要的 时，保持住。 其中开关控制电路很简单即在频率或相位预制电路留下使能端和清 零端的接口。比较复杂的是显示电路。因为频率或相位预制电路使 19 用的是 74161，产生的是二进制信号所以在输入到数码管前还需要 进行二进制BCD 码的转换，需设计转码电路。 （1）二进制）二进制BCD 码转码电路码转码电路 电路由 8 片二进制BCD 码转换器 74185 构成 BINARY-BCD A B D C E GN Y1 Y3 Y2 Y5 Y4 Y6 Y8 Y7 74185 inst BINARY-BCD A B D C E GN Y1 Y3 Y2 Y5 Y4 Y6 Y8 Y7 74185 inst8 BINARY-BCD A B D C E GN Y1 Y3 Y2 Y5 Y4 Y6 Y8 Y7 74185 inst9 BINARY-BCD A B D C E GN Y1 Y3 Y2 Y5 Y4 Y6 Y8 Y7 74185 inst10 BINARY-BCD A B D C E GN Y1 Y3 Y2 Y5 Y4 Y6 Y8 Y7 74185 inst11 BINARY-BCD A B D C E GN Y1 Y3 Y2 Y5 Y4 Y6 Y8 Y7 74185 inst12 BINARY-BCD A B D C E GN Y1 Y3 Y2 Y5 Y4 Y6 Y8 Y7 74185 inst13 BINARY-BCD A B D C E GN Y1 Y3 Y2 Y5 Y4 Y6 Y8 Y7 74185 inst14 AND2 inst17 VCC GND B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0 O14 O13 O12 O11 O10 O9 O8 O7 O6 O5 O4 O3 O2 O1 O0 O15 20 （2）译码显示模块）译码显示模块 译码显示电路原理框图如下： 显示电路主要有 24 选 4 的数据选择器，计数器、74138 译码器、 7447 显示译码器组成。由于要求是动态显示，需要以足够高的频率 来分别显示时钟的时位、分位和秒位。计数器的作用是驱动 24 选 4 的数据选择器分别选择时钟的时位、分位和秒位送给显示译码器 7447 去驱动数码管发光，同时又要通过译码器 74138 来选择使用哪 个数码管显示时钟的时位、分位和秒位。由于时、分、秒每个都需 要两个数码管来显示，所以计数器应该为模 6 的计数器。24 选 4 的 计数器可由 3 个 74157 组成，其中每个 74157 的相同的输出相或后 充当新的输出。实际的电路图如下： 21 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst 3:8 DECODER A B G1 C G2AN G2BN Y0N Y1N Y2N Y3N Y4N Y5N Y6N Y7N 74138 inst1 GND VCC VCC COUNTER CLRN CLK ENP LDN A D ENT B C QD QC QB QA RCO 74161 inst6 VCC MULTIPLEXER GN C B A D5 D0 D1 D4 D3 D2 D6 D7 Y WN 74151 inst4 GND MULTIPLEXER GN C B A D5 D0 D1 D4 D3 D2 D6 D7 Y WN 74151 inst2 GND MULTIPLEXER GN C B A D5 D0 D1 D4 D3 D2 D6 D7 Y WN 74151 inst3 GND MULTIPLEXER GN C B A D5 D0 D1 D4 D3 D2 D6 D7 Y WN 74151 inst13 GND NAND3 inst19 X0 X1 X2 SL0 SH0 ML0 MH0 X2 X1 X0 SL2 SH2 ML2 MH2 X0 X1 X2 SL3 SH3 ML3 MH3 X0 X1 X2 SL1 SH1 ML1 MH1 1KHZ X0 X1 X2 AO0 BO0 CO0 DO0 AO1 BO1 CO1 DO1 AO2 BO2 CO2 DO2 AO3 BO3 CO3 DO3 X0 X1 X2 Y0 Y1 Y2 Y3 Y4 Y5 Y6 L3 L0 L1 L2 L4 L5 L6 Z0 Z2 Z1 Z3 Z0 Z1 Z2 Z3 Y7 2、测频模块、测频模块 设计原理：测频是计算 1 秒钟内脉冲的个数。由于累加器以频率控 制字 K 为间隔,当累加器满量时就会产生一次溢出,意味着达到一个 周期 ,这个周期就是输出信号的频率周期,所以将累加器的最高位也 就是溢出位作为测频电路技术器的脉冲。将 0.5Hz 脉冲送入锁存器 的时钟端,0.5Hz 反相延时后的脉冲作为锁存器的 CLK 信号。由于锁 存器的脉冲和计数器的脉冲是反相的,且有一定的延时,所以当锁存 器有效脉冲来到时,计数器是清零状态,锁存器就锁存前 1s 内计数器 的计数信号。这样就完成了 1s 内的脉冲计数,再将输出送入译码显 示电路,即可显示输出频率。要注意的是由于 FPGA 平台只有 8 片数 22 码显示管，前面在显示频率控制字及相位控制字已完全用掉，所以 在显示输出频率时设计一个二选一用开关控制选择输出的内容。 原理图： 测频电路图： COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst1 COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst2 COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst3 VCC REGISTER 3D MN 1D 2D 4D G1N G2N NN CLR CLK 3Q 2Q 1Q 4Q 74173 inst8 REGISTER 3D MN 1D 2D 4D G1N G2N NN CLR CLK 3Q 2Q 1Q 4Q 74173 inst9 REGISTER 3D MN 1D 2D 4D G1N G2N NN CLR CLK 3Q 2Q 1Q 4Q 74173 inst10 REGISTER 3D MN 1D 2D 4D G1N G2N NN CLR CLK 3Q 2Q 1Q 4Q 74173 inst11 GND COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst5 REGISTER 3D MN 1D 2D 4D G1N G2N NN CLR CLK 3Q 2Q 1Q 4Q 74173 inst13 COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst6 REGISTER 3D MN 1D 2D 4D G1N G2N NN CLR CLK 3Q 2Q 1Q 4Q 74173 inst14 AND2 inst7 AND2 inst15 NOT inst16 CLRCLR CLKCLK VCCVCC VCC A0 A1 A2 A3 B0 B1 B2 B3 C0 C1 C2 C3 CLK CLK VCC CLR E3 E0 E1 E2 RCOK 1/2HZCLR OF F3 F0 F1 F2 CLK VCC CLR CLK VCC CLR RCOD3 D0 D1 D2 1/2HZ CP D0 D1 D2 D3O16 O17 O18 O19 CP F0 F1 F2 F3O20 O21 O22 O23 GND O8 O9 O10 O11 CP C0 C1 C2 CP O6 O5 C3,O4 O7 A0 A1 A2 A3O0 O1 O2 O3 B0 B1 B2 B3 GND CP CP D0 D1 D2 D3 O14 O13 O12 O15 GNDGND GNDGND 23 显示选择电路： data1x31.0 data0 x31.0 sel result31.0 lpm_mux0 inst15 CLRN D PRN Q DFF inst17 VCC B11.0O15.0 bcd inst B11.0O15.0 bcd inst1 VCC FW11.0 PW11.0 K 1KHZ W15.0 W31.16 W31.0 O31.0 C31.0 3、多种波形、多种波形 多种波形原理比较简单，即再设计几种波形的 rom，我设计了方波 和锯齿波，再通过一个三选一选择输出波形。Rom 设计前文已经详 细介绍，下面只列出 VC+代码段： （1）锯齿波：）锯齿波： #includestdio.h #includemath.h int main(int argc,char*argv) int i; int s; for(i=0;i4096;i+) 24 s=i/4; printf(%d:%x;n,i,s); return 0; （2）方波：）方波： 前半周期： #includestdio.h #includemath.h int main(int argc,char*argv) int i; int s; for(i=0;i2048;i+) s=1023; printf(%d:%x;n,i,s); return 0; 后半周期： 25 #includestdio.h #includemath.h int main(int argc,char*argv) int i; int s; for(i=2048;i4096;i+) s=0; printf(%d:%x;n,i,s); return 0; 波形选择电路图： 电路图： 26 address11.0 clock q9.0 sine inst4 D9.0 1KHZ Q9.0 10D inst8 address11.0 clock q9.0 juchibo inst11 address11.0 clock q9.0 fangbo inst12 D9.0 1KHZ Q9.0 10D inst13 D9.0 1KHZ Q9.0 10D inst14 1KHZ K7 JUCHI9.0 K8 FANG9.0 SIN9.0 O9.0 boxingxuanze inst18 1MHZ1KHZ SIN9.0 1MHZ 1MHZ 1KHZ 1KHZ FANG9.0 JUCHI9.0 SIN9.0 FANG9.0 JUCHI9.0 K7 K8 O9.01KHZ S111.0 S111.0 S111.0 五、总电路五、总电路 六、调试、仿真、下载六、调试、仿真、下载 选择“Processing-start complication”进行全编译，编译通过后要进 行管脚分配，选择“AssignmentsPins” ，如图： 27 在打开的对话框中的“Location”栏中选择相应的管脚填入，并将未 用到的管脚置为三态，最后将程序下载到 SmartSOPC 实验系统中运 行。 七